NT256D64S88AAG
256MB ： 32M ×64
PC2100 / PC1600无缓冲DIMM
184PIN一家银行无缓冲DDR SDRAM模块
基于DDR266 / 200 SDRAM 32Mx8
特点
184针无缓冲8字节双列直插式内存模块
32Mx64双倍数据速率（ DDR ） SDRAM DIMM
性能：
PC1600
速度排序
DIMM
CAS
潜伏期
f
CK
时钟频率
t
CK
时钟周期
f
DQ
DQ突发频率
- 8B
2
100
10
200
PC2100
- 75B
2.5
133
7.5
266
- 7K
2
133
7.5
266
兆赫
ns
兆赫
单位
DRAM
LL
对齐DQ和DQS转换时钟
转场。
地址和控制信号完全同步，以积极的
时钟边沿
可编程操作：
- DIMM
CAS
延迟： 2,2.5
- 突发类型：顺序或交织
- 突发长度： 2 ， 4 ， 8
- 操作：突发读取和写入
自动刷新（ CBR）和自刷新模式
自动和控制预充电命令
13/10/1寻址（行/列/行）
7.8
s
马克斯。平均周期刷新间隔
串行存在检测
镀金触点
在66引脚TSOP II型封装的SDRAM
拟100 MHz和133 MHz的应用
输入和输出SSTL- 2兼容
V
DD
= 2.5Volt ± 0.2 ，V
DDQ
= 2.5Volt ± 0.2
SDRAM的有4个内部银行的并发操作
模块有一个物理BANK
差分时钟输入
数据读取或写入两个时钟边沿
描述
NT256D64S88AAG是无缓冲的184针双数据速率（ DDR ）同步DRAM双列直插内存模块（DIMM ） ，
组织为一组高速存储器阵列。该32Mx64模块是使用8 32Mx8 DDR单银行的DIMM
SDRAM的400万TSOP封装。在DIMM实现高达266MHz的高速数据传输速率。在DIMM旨在用于
经营从100 MHz到133 MHz的时钟速率的应用程序以200至266 MHz的数据率。时钟使能控制CKE0所有
DIMM上的设备。
之前的任何访问操作，则设备
CAS
等待时间和脉冲串的类型/长度/操作类型必须写入DIMM的
地址输入A0 - A12和I / O输入BA0和BA1采用的模式寄存器设置循环。
这些DIMM使用了业界的广泛用作参考设计开发的原始卡制造。使用这些共同
设计文件，最大程度地减少供应商之间的电变化。
在DIMM采用串行存在检测通过使用两针IIC协议的串行EEPROM来实现。前128个字节的串行PD的
数据编程和模块组装过程中被锁定。最后的128个字节是提供给客户。
所有桠184的DDR SDRAM DIMM提供一种高性能的，灵活的8字节的接口在一个5.25“长的节省空间的占用。
订购信息
产品型号
NT256D64S88AAG-7K
速度
143MHz下（ 7ns的@ CL = 2.5 ）
为133MHz （ 7.5ns @ CL = 2 ）
为133MHz （ 7.5ns @ CL = 2.5 ）
为100MHz （ 10ns的@ CL = 2 ）
125MHz的（为8ns @ CL = 2.5 ）
为100MHz （ 10ns的@ CL = 2 ）
PC2100
组织
LEADS
动力
NT256D64S88AAG-75B
PC2100
32Mx64
金
2.5V
NT256D64S88AAG-8B
PC1600
版本1.1
08/2002
1
南亚科技股份有限公司保留更改产品和规格，恕不另行通知。
南亚科技股份有限公司。
NT256D64S88AAG
256MB ： 32M ×64
PC2100 / PC1600无缓冲DIMM
引脚说明
CK0 ， CK1 ， CK2 ，
CK0 ， CK1 ， CK2
CKE0
RAS
CAS
WE
S0
A0-A9, A11, A12
A10/AP
BA0 ， BA1
V
REF
V
DDID
差分时钟输入
时钟使能
行地址选通
列地址选通
写使能
芯片选择
地址输入
地址输入/自动预充电
SDRAM行地址输入
参考文献。电压SSTL_2输入
V
DD
识别标志。
DQ0-DQ63
DQS0-DQS7,
DQS9-DQS16
V
DD
V
DDQ
V
SS
NC
SCL
SDA
SA0-2
V
DDSPD
数据输入/输出
双向数据选通
电源（ 2.5V ）
电源电压的DQ （ 2.5V ）
地
无连接
串行存在检测时钟输入
串行存在检测数据输入/输出
串行存在检测地址输入
串行EEPROM正电源（ 2.5V ）
引脚
针
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
31
前
V
REF
DQ0
V
SS
DQ1
DQS0
DQ2
V
DD
DQ3
NC
NC
V
SS
DQ8
DQ9
DQS1
V
DDQ
CK1
CK1
V
SS
DQ10
DQ11
CKE0
V
DDQ
DQ16
DQ17
DQS2
V
SS
A9
DQ18
A7
V
DDQ
DQ19
针
93
94
95
96
97
98
99
100
101
102
103
104
105
106
107
108
109
110
111
112
113
114
115
116
117
118
119
120
121
122
123
后
V
SS
DQ4
DQ5
V
DDQ
DQS9
DQ6
DQ7
V
SS
NC
NC
NC
V
DDQ
DQ12
DQ13
DQS10
V
DD
DQ14
DQ15
NC
V
DDQ
NC
DQ20
A12
V
SS
DQ21
A11
DQS11
V
DD
DQ22
A8
DQ23
53
54
55
56
57
58
59
60
61
针
32
33
34
35
36
37
38
39
40
41
42
43
44
45
46
47
48
49
50
51
52
关键
DQ32
V
DDQ
DQ33
DQS4
DQ34
V
SS
BA0
DQ35
DQ40
145
146
147
148
149
150
151
152
153
前
A5
DQ24
V
SS
DQ25
DQS3
A4
V
DD
DQ26
DQ27
A2
V
SS
A1
NC
NC
V
DD
NC
A0
NC
V
SS
NC
BA1
针
124
125
126
127
128
129
130
131
132
133
134
135
136
137
138
139
140
141
142
143
144
后
V
SS
A6
DQ28
DQ29
V
DDQ
DQS12
A3
DQ30
V
SS
DQ31
NC
NC
V
DDQ
CK0
CK0
V
SS
NC
A10
NC
V
DDQ
NC
关键
V
SS
DQ36
DQ37
V
DD
DQS13
DQ38
DQ39
V
SS
DQ44
针
62
63
64
65
66
67
68
69
70
71
72
73
74
75
76
77
78
79
80
81
82
83
84
85
86
87
88
89
90
91
92
前
V
DDQ
WE
DQ41
CAS
V
SS
DQS5
DQ42
DQ43
V
DD
NC
DQ48
DQ49
V
SS
CK2
CK2
V
DDQ
DQS6
DQ50
DQ51
V
SS
V
DDID
DQ56
DQ57
V
DD
DQS7
DQ58
DQ59
V
SS
NC
SDA
SCL
针
154
155
156
157
158
159
160
161
162
163
164
165
166
167
168
169
170
171
172
173
174
175
176
177
178
179
180
181
182
183
184
后
RAS
DQ45
V
DDQ
S0
NC
DQS14
V
SS
DQ46
DQ47
NC
V
DDQ
DQ52
DQ53
NC
V
DD
DQS15
DQ54
DQ55
V
DDQ
NC
DQ60
DQ61
V
SS
DQS16
DQ62
DQ63
V
DDQ
SA0
SA1
SA2
V
DDSPD
注：所有的引脚分配是所有8个字节的无缓冲的版本是一致的。
版本1.1
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2
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PC2100 / PC1600无缓冲DIMM
输入/输出功能描述
符号
CK0 ， CK1 ， CK2
CK0 ， CK1 ， CK2
CKE0
TYPE
（ SSTL ）
（ SSTL ）
（ SSTL ）
极性
EDGE
负
EDGE
活跃
高
活跃
低
活跃
低
功能
地址和控制输入的采样上的它们的相关时钟的上升沿。
负极线差分对的系统时钟输入。
激活SDRAM CK信号时高，停用时， CK信号为低电平。通过
停用时钟， CKE低启动省电模式，或自刷新
模式。
使相关的SDRAM命令解码器时低，禁用命令
解码器时高。当指令译码器被禁用，新的命令将被忽略
但以往的行动仍在继续。
当在时钟的正上升沿采样，
RAS ， CAS ， WE
定义操作
到由SDRAM中执行。
参考电压为SSTL- 2投入
对于DDR SDRAM输出缓冲隔离电源，以提供更好的噪声
免疫
-
选择其中SDRAM银行是活跃的。
在一个银行激活指令周期， A0 -A12定义的行地址（ RA0 - RA12 ）
当在时钟上升沿采样。
在读或写命令周期中， A0 -A9定义的列地址（ CA0 - CA9 ）
A0 - A9
A10/AP
A11, A12
当在时钟上升沿采样。除了列地址， AP是用来
（ SSTL ）
-
调用自动预充电操作在突发读或写周期的结束。如果AP处于高，
自动预充电选择和BA0 / BA1定义银行进行预充电。如果AP处于低电平，
自动预充电是禁用的。
在一个预充电命令周期， AP的结合使用BA0 / BA1来控制
哪家银行（县）预充电。如果AP是所有高4银行将不管预充电
BA0 / BA1的状态。如果AP处于低电平，则BA0 / BA1被用来定义哪些行进行预充电。
DQ0 - DQ63
DQS0 - DQS7
DQS9 - DQS16
V
DD,
V
SS
SA0 - SA2
SDA
SCL
V
DDSPD
供应
（ SSTL ）
（ SSTL ）
供应
-
-
-
-
活跃
高
数据和校验位输入/输出引脚相同的方式进行操作的常规
DRAM的。
数据选通信号：输出与读取数据，输入与写入数据。边缘与读取数据对齐，
集中在写入数据。用于捕获写数据。
电源和接地的DDR SDRAM输入缓冲器和核心逻辑
地址输入。连接在V
DD
或V
SS
系统板上配置
串行存在检测EEPROM地址。
这个双向引脚用于将数据传送进入或离开该SPD EEPROM中的。电阻
必须从SDA总线到V连接
DD
作为一个上拉电阻。
这个信号被用于时钟数据移入和移出该SPD EEPROM中的。电阻可
从SCL班车时间为V连接
DD
作为一个上拉电阻。
串行EEPROM正电源。
正的正线的差分对系统时钟输入。所有的DDR SDRAM
S0
（ SSTL ）
RAS ， CAS ， WE
V
REF
V
DDQ
BA0 ， BA1
（ SSTL ）
供应
供应
（ SSTL ）
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PC2100 / PC1600无缓冲DIMM
功能框图
（ 1银行， 32Mx8的DDR SDRAM ）
S0
DQS0
DQS9
DQ0
DQ1
DQ2
DQ3
DQ4
DQ5
DQ6
DQ7
DQS1
DQS10
DQ8
DQ9
DQ10
DQ11
DQ12
DQ13
DQ14
DQ15
DQS2
DQS11
DQ16
DQ17
DQ18
DQ19
DQ20
DQ21
DQ22
DQ23
DQS3
DQS12
DQ24
DQ25
DQ26
DQ27
DQ28
DQ29
DQ30
DQ31
DM
I / O 7
I / O 6
I / O 1
I / O 0
I / O 5
I / O 4
I / O 3
I / O 2
CS
的DQ
DM
I / O 7
I / O 6
I / O 1
I / O 0
I / O 5
I / O 4
I / O 3
I / O 2
CS
的DQ
DM
I / O 7
I / O 6
I / O 1
I / O 0
I / O 5
I / O 4
I / O 3
I / O 2
CS
的DQ
DM
I / O 7
I / O 6
I / O 1
I / O 0
I / O 5
I / O 4
I / O 3
I / O 2
CS
的DQ
DQS4
DQS13
DQ32
DQ33
DQ34
DQ35
DQ36
DQ37
DQ38
DQ39
DQS5
DQS14
DQ40
DQ41
DQ42
DQ43
DQ44
DQ45
DQ46
DQ47
DQS6
DQS15
DQ48
DQ49
DQ50
DQ51
DQ52
DQ53
DQ54
DQ55
DQS7
DQS16
DQ56
DQ57
DQ58
DQ59
DQ60
DQ61
DQ62
DQ63
DM
I / O 7
I / O 6
I / O 1
I / O 0
I / O 5
I / O 4
I / O 3
I / O 2
CS
的DQ
DM
I / O 7
I / O 6
I / O 1
I / O 0
I / O 5
I / O 4
I / O 3
I / O 2
CS
的DQ
DM
I / O 7
I / O 6
I / O 1
I / O 0
I / O 5
I / O 4
I / O 3
I / O 2
CS
的DQ
DM
I / O 7
I / O 6
I / O 1
I / O 0
I / O 5
I / O 4
I / O 3
I / O 2
CS
的DQ
D0
D4
D1
D5
D2
D6
D3
D7
BA0-BA1
A0-A13
RAS
CAS
CKE0
WE
BA0 - BA1 ： SDRAM的D0 - D7
A0 - A13 ： SDRAM的D0 - D7
RAS
： SDRAM芯片D0-D7
CAS
： SDRAM芯片D0-D7
CKE ： SDRAM的D0 - D7
WE
： SDRAM芯片D0-D7
串行PD
V
DDSPD
V
DD
/V
DDQ
V
REF
V
SS
V
DDID
SPD
D0-D7
D0-D7
D0-D7
表带：见注4
*时钟布线
时钟输入
SDRAM的
*CK0/CK0
2 SDRAM的
*CK1/CK1
3 SDRAM的
*CK2/CK2
3 SDRAM的
*每个时钟负载表线/
接线图
SCL
WP
A0
SA0
A1
SA1
A2
SA2
SDA
注意事项：
1.
2.
3.
4.
DQ到I / O接线被示为推荐，但也可以改变。
DQ / DQS / DM / CKE / S的关系必须保持，如图所示。
DQ ， DQS ， DM / DQS电阻： 22欧姆。
V
DDID
表带连接（存储设备V
DD
, V
DDQ
):
表带出来（开） ： V
DD
= V
DDQ
表带（V
SS
): V
DD
不等于V
DDQ
.
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串行存在检测 -
2第1部分
基于32Mx8 ， 4Banks ， 8K刷新， 2.5V的DDR SDRAM与SPD 32Mx64 SDRAM DIMM
SPD项值
字节
描述
串行PD字节时写入的数
生产
总字节数串行PD设备
基本内存类型
行数在大会地址
在大会列地址数
DIMM银行数量
大会数据宽度
大会数据宽度（续' ）
本届大会的电压电平接口
在CL DDR SDRAM的设备周期时间= 2.5
DDR SDRAM器件的存取时间
在时钟CL = 2.5
DIMM配置类型
刷新率/类型
初级DDR SDRAM的宽度
错误检查DDR SDRAM的设备宽度
DDR SDRAM器件的Attr ：最小CLK延迟，
随机存取上校
DDR SDRAM的设备属性：
突发长度支持
DDR SDRAM器件属性：数
银行设备
DDR SDRAM的设备属性： CAS
潜伏期支持
DDR SDRAM的设备属性： CS延迟
DDR SDRAM的设备属性： WE延迟
DDR SDRAM的设备属性：
DDR SDRAM的设备属性：一般
最小时钟周期在CL = 2
最大数据存取时间从时钟在
CL=2
最小时钟周期时间在CL = 1
最大数据存取时间从时钟在
CL=1
最小行预充电时间（t
RP
)
最小行主动向行主动延迟
(t
RRD
)
最低RAS到CAS的延迟（T
RCD
)
最低RAS脉冲宽度（T
RAS
)
模块库密度
地址和命令设置时间之前
时钟
地址和命令后保持时间
时钟
之前的数据输入建立时间时钟
数据输入保持时间后，时钟
版权所有
SPD修订
校验和数据
初始
0.9ns
0.9ns
0.5ns
0.5ns
20ns
15ns
20ns
45ns
7.5ns
0.75ns
2/2.5
7ns
0.75ns
DDR266A DDR266B
-7K
0
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
31
32
33
34
35
36-61
62
63
-75B
128
256
DDR SDRAM
13
10
1
X64
X64
SSTL 2.5V
7.5ns
0.75ns
非奇偶校验
SR/1x(7.8s)
X8
不适用
1时钟
2,4,8
4
2/2.5
0
1
差分时钟
+/- 0.2V电压容差
10ns
0.75ns
不适用
不适用
20ns
15ns
20ns
45ns
256MB
0.9ns
0.9ns
0.5ns
0.5ns
未定义
初始
初始
00
8F
1.1ns
1.1ns
0.6ns
0.6ns
90
90
50
50
20ns
15ns
20ns
50ns
50
3C
50
2D
10ns
0.8ns
75
75
2/2.5
0C
8ns
0.8ns
70
75
DDR200
-8B
PD串行数据输入（十六进制）说明
DDR266A DDR266B
-7K
-75B
80
08
07
0D
0A
01
40
00
04
75
75
00
82
08
00
01
0E
04
0C
01
02
20
00
A0
75
00
00
50
3C
50
2D
40
90
90
50
50
00
00
BF
00
45
B0
B0
60
60
50
3C
50
32
A0
80
0C
80
80
DDR200
-8B
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256MB ： 32M ×64
PC2100 / PC1600无缓冲DIMM
184PIN一家银行无缓冲DDR SDRAM模块
基于DDR266 / 200 SDRAM 32Mx8
特点
184针无缓冲8字节双列直插式内存模块
32Mx64双倍数据速率（ DDR ） SDRAM DIMM
性能：
PC1600
速度排序
DIMM
CAS
潜伏期
f
CK
时钟频率
t
CK
时钟周期
f
DQ
DQ突发频率
- 8B
2
100
10
200
PC2100
- 75B
2.5
133
7.5
266
- 7K
2
133
7.5
266
兆赫
ns
兆赫
单位
DRAM
LL
对齐DQ和DQS转换时钟
转场。
地址和控制信号完全同步，以积极的
时钟边沿
可编程操作：
- DIMM
CAS
延迟： 2,2.5
- 突发类型：顺序或交织
- 突发长度： 2 ， 4 ， 8
- 操作：突发读取和写入
自动刷新（ CBR）和自刷新模式
自动和控制预充电命令
13/10/1寻址（行/列/行）
7.8
s
马克斯。平均周期刷新间隔
串行存在检测
镀金触点
在66引脚TSOP II型封装的SDRAM
拟100 MHz和133 MHz的应用
输入和输出SSTL- 2兼容
V
DD
= 2.5Volt ± 0.2 ，V
DDQ
= 2.5Volt ± 0.2
SDRAM的有4个内部银行的并发操作
模块有一个物理BANK
差分时钟输入
数据读取或写入两个时钟边沿
描述
NT256D64S88AAG是无缓冲的184针双数据速率（ DDR ）同步DRAM双列直插内存模块（DIMM ） ，
组织为一组高速存储器阵列。该32Mx64模块是使用8 32Mx8 DDR单银行的DIMM
SDRAM的400万TSOP封装。在DIMM实现高达266MHz的高速数据传输速率。在DIMM旨在用于
经营从100 MHz到133 MHz的时钟速率的应用程序以200至266 MHz的数据率。时钟使能控制CKE0所有
DIMM上的设备。
之前的任何访问操作，则设备
CAS
等待时间和脉冲串的类型/长度/操作类型必须写入DIMM的
地址输入A0 - A12和I / O输入BA0和BA1采用的模式寄存器设置循环。
这些DIMM使用了业界的广泛用作参考设计开发的原始卡制造。使用这些共同
设计文件，最大程度地减少供应商之间的电变化。
在DIMM采用串行存在检测通过使用两针IIC协议的串行EEPROM来实现。前128个字节的串行PD的
数据编程和模块组装过程中被锁定。最后的128个字节是提供给客户。
所有桠184的DDR SDRAM DIMM提供一种高性能的，灵活的8字节的接口在一个5.25“长的节省空间的占用。
订购信息
产品型号
NT256D64S88AAG-7K
速度
143MHz下（ 7ns的@ CL = 2.5 ）
为133MHz （ 7.5ns @ CL = 2 ）
为133MHz （ 7.5ns @ CL = 2.5 ）
为100MHz （ 10ns的@ CL = 2 ）
125MHz的（为8ns @ CL = 2.5 ）
为100MHz （ 10ns的@ CL = 2 ）
PC2100
组织
LEADS
动力
NT256D64S88AAG-75B
PC2100
32Mx64
金
2.5V
NT256D64S88AAG-8B
PC1600
版本1.1
08/2002
1
南亚科技股份有限公司保留更改产品和规格，恕不另行通知。
南亚科技股份有限公司。
NT256D64S88AAG
256MB ： 32M ×64
PC2100 / PC1600无缓冲DIMM
引脚说明
CK0 ， CK1 ， CK2 ，
CK0 ， CK1 ， CK2
CKE0
RAS
CAS
WE
S0
A0-A9, A11, A12
A10/AP
BA0 ， BA1
V
REF
V
DDID
差分时钟输入
时钟使能
行地址选通
列地址选通
写使能
芯片选择
地址输入
地址输入/自动预充电
SDRAM行地址输入
参考文献。电压SSTL_2输入
V
DD
识别标志。
DQ0-DQ63
DQS0-DQS7,
DQS9-DQS16
V
DD
V
DDQ
V
SS
NC
SCL
SDA
SA0-2
V
DDSPD
数据输入/输出
双向数据选通
电源（ 2.5V ）
电源电压的DQ （ 2.5V ）
地
无连接
串行存在检测时钟输入
串行存在检测数据输入/输出
串行存在检测地址输入
串行EEPROM正电源（ 2.5V ）
引脚
针
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
31
前
V
REF
DQ0
V
SS
DQ1
DQS0
DQ2
V
DD
DQ3
NC
NC
V
SS
DQ8
DQ9
DQS1
V
DDQ
CK1
CK1
V
SS
DQ10
DQ11
CKE0
V
DDQ
DQ16
DQ17
DQS2
V
SS
A9
DQ18
A7
V
DDQ
DQ19
针
93
94
95
96
97
98
99
100
101
102
103
104
105
106
107
108
109
110
111
112
113
114
115
116
117
118
119
120
121
122
123
后
V
SS
DQ4
DQ5
V
DDQ
DQS9
DQ6
DQ7
V
SS
NC
NC
NC
V
DDQ
DQ12
DQ13
DQS10
V
DD
DQ14
DQ15
NC
V
DDQ
NC
DQ20
A12
V
SS
DQ21
A11
DQS11
V
DD
DQ22
A8
DQ23
53
54
55
56
57
58
59
60
61
针
32
33
34
35
36
37
38
39
40
41
42
43
44
45
46
47
48
49
50
51
52
关键
DQ32
V
DDQ
DQ33
DQS4
DQ34
V
SS
BA0
DQ35
DQ40
145
146
147
148
149
150
151
152
153
前
A5
DQ24
V
SS
DQ25
DQS3
A4
V
DD
DQ26
DQ27
A2
V
SS
A1
NC
NC
V
DD
NC
A0
NC
V
SS
NC
BA1
针
124
125
126
127
128
129
130
131
132
133
134
135
136
137
138
139
140
141
142
143
144
后
V
SS
A6
DQ28
DQ29
V
DDQ
DQS12
A3
DQ30
V
SS
DQ31
NC
NC
V
DDQ
CK0
CK0
V
SS
NC
A10
NC
V
DDQ
NC
关键
V
SS
DQ36
DQ37
V
DD
DQS13
DQ38
DQ39
V
SS
DQ44
针
62
63
64
65
66
67
68
69
70
71
72
73
74
75
76
77
78
79
80
81
82
83
84
85
86
87
88
89
90
91
92
前
V
DDQ
WE
DQ41
CAS
V
SS
DQS5
DQ42
DQ43
V
DD
NC
DQ48
DQ49
V
SS
CK2
CK2
V
DDQ
DQS6
DQ50
DQ51
V
SS
V
DDID
DQ56
DQ57
V
DD
DQS7
DQ58
DQ59
V
SS
NC
SDA
SCL
针
154
155
156
157
158
159
160
161
162
163
164
165
166
167
168
169
170
171
172
173
174
175
176
177
178
179
180
181
182
183
184
后
RAS
DQ45
V
DDQ
S0
NC
DQS14
V
SS
DQ46
DQ47
NC
V
DDQ
DQ52
DQ53
NC
V
DD
DQS15
DQ54
DQ55
V
DDQ
NC
DQ60
DQ61
V
SS
DQS16
DQ62
DQ63
V
DDQ
SA0
SA1
SA2
V
DDSPD
注：所有的引脚分配是所有8个字节的无缓冲的版本是一致的。
版本1.1
08/2002
2
南亚科技股份有限公司保留更改产品和规格，恕不另行通知。
南亚科技股份有限公司。
NT256D64S88AAG
256MB ： 32M ×64
PC2100 / PC1600无缓冲DIMM
输入/输出功能描述
符号
CK0 ， CK1 ， CK2
CK0 ， CK1 ， CK2
CKE0
TYPE
（ SSTL ）
（ SSTL ）
（ SSTL ）
极性
EDGE
负
EDGE
活跃
高
活跃
低
活跃
低
功能
地址和控制输入的采样上的它们的相关时钟的上升沿。
负极线差分对的系统时钟输入。
激活SDRAM CK信号时高，停用时， CK信号为低电平。通过
停用时钟， CKE低启动省电模式，或自刷新
模式。
使相关的SDRAM命令解码器时低，禁用命令
解码器时高。当指令译码器被禁用，新的命令将被忽略
但以往的行动仍在继续。
当在时钟的正上升沿采样，
RAS ， CAS ， WE
定义操作
到由SDRAM中执行。
参考电压为SSTL- 2投入
对于DDR SDRAM输出缓冲隔离电源，以提供更好的噪声
免疫
-
选择其中SDRAM银行是活跃的。
在一个银行激活指令周期， A0 -A12定义的行地址（ RA0 - RA12 ）
当在时钟上升沿采样。
在读或写命令周期中， A0 -A9定义的列地址（ CA0 - CA9 ）
A0 - A9
A10/AP
A11, A12
当在时钟上升沿采样。除了列地址， AP是用来
（ SSTL ）
-
调用自动预充电操作在突发读或写周期的结束。如果AP处于高，
自动预充电选择和BA0 / BA1定义银行进行预充电。如果AP处于低电平，
自动预充电是禁用的。
在一个预充电命令周期， AP的结合使用BA0 / BA1来控制
哪家银行（县）预充电。如果AP是所有高4银行将不管预充电
BA0 / BA1的状态。如果AP处于低电平，则BA0 / BA1被用来定义哪些行进行预充电。
DQ0 - DQ63
DQS0 - DQS7
DQS9 - DQS16
V
DD,
V
SS
SA0 - SA2
SDA
SCL
V
DDSPD
供应
（ SSTL ）
（ SSTL ）
供应
-
-
-
-
活跃
高
数据和校验位输入/输出引脚相同的方式进行操作的常规
DRAM的。
数据选通信号：输出与读取数据，输入与写入数据。边缘与读取数据对齐，
集中在写入数据。用于捕获写数据。
电源和接地的DDR SDRAM输入缓冲器和核心逻辑
地址输入。连接在V
DD
或V
SS
系统板上配置
串行存在检测EEPROM地址。
这个双向引脚用于将数据传送进入或离开该SPD EEPROM中的。电阻
必须从SDA总线到V连接
DD
作为一个上拉电阻。
这个信号被用于时钟数据移入和移出该SPD EEPROM中的。电阻可
从SCL班车时间为V连接
DD
作为一个上拉电阻。
串行EEPROM正电源。
正的正线的差分对系统时钟输入。所有的DDR SDRAM
S0
（ SSTL ）
RAS ， CAS ， WE
V
REF
V
DDQ
BA0 ， BA1
（ SSTL ）
供应
供应
（ SSTL ）
版本1.1
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3
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NT256D64S88AAG
256MB ： 32M ×64
PC2100 / PC1600无缓冲DIMM
功能框图
（ 1银行， 32Mx8的DDR SDRAM ）
S0
DQS0
DQS9
DQ0
DQ1
DQ2
DQ3
DQ4
DQ5
DQ6
DQ7
DQS1
DQS10
DQ8
DQ9
DQ10
DQ11
DQ12
DQ13
DQ14
DQ15
DQS2
DQS11
DQ16
DQ17
DQ18
DQ19
DQ20
DQ21
DQ22
DQ23
DQS3
DQS12
DQ24
DQ25
DQ26
DQ27
DQ28
DQ29
DQ30
DQ31
DM
I / O 7
I / O 6
I / O 1
I / O 0
I / O 5
I / O 4
I / O 3
I / O 2
CS
的DQ
DM
I / O 7
I / O 6
I / O 1
I / O 0
I / O 5
I / O 4
I / O 3
I / O 2
CS
的DQ
DM
I / O 7
I / O 6
I / O 1
I / O 0
I / O 5
I / O 4
I / O 3
I / O 2
CS
的DQ
DM
I / O 7
I / O 6
I / O 1
I / O 0
I / O 5
I / O 4
I / O 3
I / O 2
CS
的DQ
DQS4
DQS13
DQ32
DQ33
DQ34
DQ35
DQ36
DQ37
DQ38
DQ39
DQS5
DQS14
DQ40
DQ41
DQ42
DQ43
DQ44
DQ45
DQ46
DQ47
DQS6
DQS15
DQ48
DQ49
DQ50
DQ51
DQ52
DQ53
DQ54
DQ55
DQS7
DQS16
DQ56
DQ57
DQ58
DQ59
DQ60
DQ61
DQ62
DQ63
DM
I / O 7
I / O 6
I / O 1
I / O 0
I / O 5
I / O 4
I / O 3
I / O 2
CS
的DQ
DM
I / O 7
I / O 6
I / O 1
I / O 0
I / O 5
I / O 4
I / O 3
I / O 2
CS
的DQ
DM
I / O 7
I / O 6
I / O 1
I / O 0
I / O 5
I / O 4
I / O 3
I / O 2
CS
的DQ
DM
I / O 7
I / O 6
I / O 1
I / O 0
I / O 5
I / O 4
I / O 3
I / O 2
CS
的DQ
D0
D4
D1
D5
D2
D6
D3
D7
BA0-BA1
A0-A13
RAS
CAS
CKE0
WE
BA0 - BA1 ： SDRAM的D0 - D7
A0 - A13 ： SDRAM的D0 - D7
RAS
： SDRAM芯片D0-D7
CAS
： SDRAM芯片D0-D7
CKE ： SDRAM的D0 - D7
WE
： SDRAM芯片D0-D7
串行PD
V
DDSPD
V
DD
/V
DDQ
V
REF
V
SS
V
DDID
SPD
D0-D7
D0-D7
D0-D7
表带：见注4
*时钟布线
时钟输入
SDRAM的
*CK0/CK0
2 SDRAM的
*CK1/CK1
3 SDRAM的
*CK2/CK2
3 SDRAM的
*每个时钟负载表线/
接线图
SCL
WP
A0
SA0
A1
SA1
A2
SA2
SDA
注意事项：
1.
2.
3.
4.
DQ到I / O接线被示为推荐，但也可以改变。
DQ / DQS / DM / CKE / S的关系必须保持，如图所示。
DQ ， DQS ， DM / DQS电阻： 22欧姆。
V
DDID
表带连接（存储设备V
DD
, V
DDQ
):
表带出来（开） ： V
DD
= V
DDQ
表带（V
SS
): V
DD
不等于V
DDQ
.
版本1.1
08/2002
4
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NT256D64S88AAG
256MB ： 32M ×64
PC2100 / PC1600无缓冲DIMM
串行存在检测 -
2第1部分
基于32Mx8 ， 4Banks ， 8K刷新， 2.5V的DDR SDRAM与SPD 32Mx64 SDRAM DIMM
SPD项值
字节
描述
串行PD字节时写入的数
生产
总字节数串行PD设备
基本内存类型
行数在大会地址
在大会列地址数
DIMM银行数量
大会数据宽度
大会数据宽度（续' ）
本届大会的电压电平接口
在CL DDR SDRAM的设备周期时间= 2.5
DDR SDRAM器件的存取时间
在时钟CL = 2.5
DIMM配置类型
刷新率/类型
初级DDR SDRAM的宽度
错误检查DDR SDRAM的设备宽度
DDR SDRAM器件的Attr ：最小CLK延迟，
随机存取上校
DDR SDRAM的设备属性：
突发长度支持
DDR SDRAM器件属性：数
银行设备
DDR SDRAM的设备属性： CAS
潜伏期支持
DDR SDRAM的设备属性： CS延迟
DDR SDRAM的设备属性： WE延迟
DDR SDRAM的设备属性：
DDR SDRAM的设备属性：一般
最小时钟周期在CL = 2
最大数据存取时间从时钟在
CL=2
最小时钟周期时间在CL = 1
最大数据存取时间从时钟在
CL=1
最小行预充电时间（t
RP
)
最小行主动向行主动延迟
(t
RRD
)
最低RAS到CAS的延迟（T
RCD
)
最低RAS脉冲宽度（T
RAS
)
模块库密度
地址和命令设置时间之前
时钟
地址和命令后保持时间
时钟
之前的数据输入建立时间时钟
数据输入保持时间后，时钟
版权所有
SPD修订
校验和数据
初始
0.9ns
0.9ns
0.5ns
0.5ns
20ns
15ns
20ns
45ns
7.5ns
0.75ns
2/2.5
7ns
0.75ns
DDR266A DDR266B
-7K
0
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
31
32
33
34
35
36-61
62
63
-75B
128
256
DDR SDRAM
13
10
1
X64
X64
SSTL 2.5V
7.5ns
0.75ns
非奇偶校验
SR/1x(7.8s)
X8
不适用
1时钟
2,4,8
4
2/2.5
0
1
差分时钟
+/- 0.2V电压容差
10ns
0.75ns
不适用
不适用
20ns
15ns
20ns
45ns
256MB
0.9ns
0.9ns
0.5ns
0.5ns
未定义
初始
初始
00
8F
1.1ns
1.1ns
0.6ns
0.6ns
90
90
50
50
20ns
15ns
20ns
50ns
50
3C
50
2D
10ns
0.8ns
75
75
2/2.5
0C
8ns
0.8ns
70
75
DDR200
-8B
PD串行数据输入（十六进制）说明
DDR266A DDR266B
-7K
-75B
80
08
07
0D
0A
01
40
00
04
75
75
00
82
08
00
01
0E
04
0C
01
02
20
00
A0
75
00
00
50
3C
50
2D
40
90
90
50
50
00
00
BF
00
45
B0
B0
60
60
50
3C
50
32
A0
80
0C
80
80
DDR200
-8B
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NT256D64S88AAG
256MB ： 32M ×64
PC2100 / PC1600无缓冲DIMM
184PIN一家银行无缓冲DDR SDRAM模块
基于DDR266 / 200 SDRAM 32Mx8
特点
184针无缓冲8字节双列直插式内存模块
32Mx64双倍数据速率（ DDR ） SDRAM DIMM
性能：
PC1600
速度排序
DIMM
CAS
潜伏期
f
CK
时钟频率
t
CK
时钟周期
f
DQ
DQ突发频率
- 8B
2
100
10
200
PC2100
- 75B
2.5
133
7.5
266
- 7K
2
133
7.5
266
兆赫
ns
兆赫
单位
DRAM
LL
对齐DQ和DQS转换时钟
转场。
地址和控制信号完全同步，以积极的
时钟边沿
可编程操作：
- DIMM
CAS
延迟： 2,2.5
- 突发类型：顺序或交织
- 突发长度： 2 ， 4 ， 8
- 操作：突发读取和写入
自动刷新（ CBR）和自刷新模式
自动和控制预充电命令
13/10/1寻址（行/列/行）
7.8
s
马克斯。平均周期刷新间隔
串行存在检测
镀金触点
在66引脚TSOP II型封装的SDRAM
拟100 MHz和133 MHz的应用
输入和输出SSTL- 2兼容
V
DD
= 2.5Volt ± 0.2 ，V
DDQ
= 2.5Volt ± 0.2
SDRAM的有4个内部银行的并发操作
模块有一个物理BANK
差分时钟输入
数据读取或写入两个时钟边沿
描述
NT256D64S88AAG是无缓冲的184针双数据速率（ DDR ）同步DRAM双列直插内存模块（DIMM ） ，
组织为一组高速存储器阵列。该32Mx64模块是使用8 32Mx8 DDR单银行的DIMM
SDRAM的400万TSOP封装。在DIMM实现高达266MHz的高速数据传输速率。在DIMM旨在用于
经营从100 MHz到133 MHz的时钟速率的应用程序以200至266 MHz的数据率。时钟使能控制CKE0所有
DIMM上的设备。
之前的任何访问操作，则设备
CAS
等待时间和脉冲串的类型/长度/操作类型必须写入DIMM的
地址输入A0 - A12和I / O输入BA0和BA1采用的模式寄存器设置循环。
这些DIMM使用了业界的广泛用作参考设计开发的原始卡制造。使用这些共同
设计文件，最大程度地减少供应商之间的电变化。
在DIMM采用串行存在检测通过使用两针IIC协议的串行EEPROM来实现。前128个字节的串行PD的
数据编程和模块组装过程中被锁定。最后的128个字节是提供给客户。
所有桠184的DDR SDRAM DIMM提供一种高性能的，灵活的8字节的接口在一个5.25“长的节省空间的占用。
订购信息
产品型号
NT256D64S88AAG-7K
速度
143MHz下（ 7ns的@ CL = 2.5 ）
为133MHz （ 7.5ns @ CL = 2 ）
为133MHz （ 7.5ns @ CL = 2.5 ）
为100MHz （ 10ns的@ CL = 2 ）
125MHz的（为8ns @ CL = 2.5 ）
为100MHz （ 10ns的@ CL = 2 ）
PC2100
组织
LEADS
动力
NT256D64S88AAG-75B
PC2100
32Mx64
金
2.5V
NT256D64S88AAG-8B
PC1600
版本1.1
08/2002
1
南亚科技股份有限公司保留更改产品和规格，恕不另行通知。
南亚科技股份有限公司。
NT256D64S88AAG
256MB ： 32M ×64
PC2100 / PC1600无缓冲DIMM
引脚说明
CK0 ， CK1 ， CK2 ，
CK0 ， CK1 ， CK2
CKE0
RAS
CAS
WE
S0
A0-A9, A11, A12
A10/AP
BA0 ， BA1
V
REF
V
DDID
差分时钟输入
时钟使能
行地址选通
列地址选通
写使能
芯片选择
地址输入
地址输入/自动预充电
SDRAM行地址输入
参考文献。电压SSTL_2输入
V
DD
识别标志。
DQ0-DQ63
DQS0-DQS7,
DQS9-DQS16
V
DD
V
DDQ
V
SS
NC
SCL
SDA
SA0-2
V
DDSPD
数据输入/输出
双向数据选通
电源（ 2.5V ）
电源电压的DQ （ 2.5V ）
地
无连接
串行存在检测时钟输入
串行存在检测数据输入/输出
串行存在检测地址输入
串行EEPROM正电源（ 2.5V ）
引脚
针
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
31
前
V
REF
DQ0
V
SS
DQ1
DQS0
DQ2
V
DD
DQ3
NC
NC
V
SS
DQ8
DQ9
DQS1
V
DDQ
CK1
CK1
V
SS
DQ10
DQ11
CKE0
V
DDQ
DQ16
DQ17
DQS2
V
SS
A9
DQ18
A7
V
DDQ
DQ19
针
93
94
95
96
97
98
99
100
101
102
103
104
105
106
107
108
109
110
111
112
113
114
115
116
117
118
119
120
121
122
123
后
V
SS
DQ4
DQ5
V
DDQ
DQS9
DQ6
DQ7
V
SS
NC
NC
NC
V
DDQ
DQ12
DQ13
DQS10
V
DD
DQ14
DQ15
NC
V
DDQ
NC
DQ20
A12
V
SS
DQ21
A11
DQS11
V
DD
DQ22
A8
DQ23
53
54
55
56
57
58
59
60
61
针
32
33
34
35
36
37
38
39
40
41
42
43
44
45
46
47
48
49
50
51
52
关键
DQ32
V
DDQ
DQ33
DQS4
DQ34
V
SS
BA0
DQ35
DQ40
145
146
147
148
149
150
151
152
153
前
A5
DQ24
V
SS
DQ25
DQS3
A4
V
DD
DQ26
DQ27
A2
V
SS
A1
NC
NC
V
DD
NC
A0
NC
V
SS
NC
BA1
针
124
125
126
127
128
129
130
131
132
133
134
135
136
137
138
139
140
141
142
143
144
后
V
SS
A6
DQ28
DQ29
V
DDQ
DQS12
A3
DQ30
V
SS
DQ31
NC
NC
V
DDQ
CK0
CK0
V
SS
NC
A10
NC
V
DDQ
NC
关键
V
SS
DQ36
DQ37
V
DD
DQS13
DQ38
DQ39
V
SS
DQ44
针
62
63
64
65
66
67
68
69
70
71
72
73
74
75
76
77
78
79
80
81
82
83
84
85
86
87
88
89
90
91
92
前
V
DDQ
WE
DQ41
CAS
V
SS
DQS5
DQ42
DQ43
V
DD
NC
DQ48
DQ49
V
SS
CK2
CK2
V
DDQ
DQS6
DQ50
DQ51
V
SS
V
DDID
DQ56
DQ57
V
DD
DQS7
DQ58
DQ59
V
SS
NC
SDA
SCL
针
154
155
156
157
158
159
160
161
162
163
164
165
166
167
168
169
170
171
172
173
174
175
176
177
178
179
180
181
182
183
184
后
RAS
DQ45
V
DDQ
S0
NC
DQS14
V
SS
DQ46
DQ47
NC
V
DDQ
DQ52
DQ53
NC
V
DD
DQS15
DQ54
DQ55
V
DDQ
NC
DQ60
DQ61
V
SS
DQS16
DQ62
DQ63
V
DDQ
SA0
SA1
SA2
V
DDSPD
注：所有的引脚分配是所有8个字节的无缓冲的版本是一致的。
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2
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NT256D64S88AAG
256MB ： 32M ×64
PC2100 / PC1600无缓冲DIMM
输入/输出功能描述
符号
CK0 ， CK1 ， CK2
CK0 ， CK1 ， CK2
CKE0
TYPE
（ SSTL ）
（ SSTL ）
（ SSTL ）
极性
EDGE
负
EDGE
活跃
高
活跃
低
活跃
低
功能
地址和控制输入的采样上的它们的相关时钟的上升沿。
负极线差分对的系统时钟输入。
激活SDRAM CK信号时高，停用时， CK信号为低电平。通过
停用时钟， CKE低启动省电模式，或自刷新
模式。
使相关的SDRAM命令解码器时低，禁用命令
解码器时高。当指令译码器被禁用，新的命令将被忽略
但以往的行动仍在继续。
当在时钟的正上升沿采样，
RAS ， CAS ， WE
定义操作
到由SDRAM中执行。
参考电压为SSTL- 2投入
对于DDR SDRAM输出缓冲隔离电源，以提供更好的噪声
免疫
-
选择其中SDRAM银行是活跃的。
在一个银行激活指令周期， A0 -A12定义的行地址（ RA0 - RA12 ）
当在时钟上升沿采样。
在读或写命令周期中， A0 -A9定义的列地址（ CA0 - CA9 ）
A0 - A9
A10/AP
A11, A12
当在时钟上升沿采样。除了列地址， AP是用来
（ SSTL ）
-
调用自动预充电操作在突发读或写周期的结束。如果AP处于高，
自动预充电选择和BA0 / BA1定义银行进行预充电。如果AP处于低电平，
自动预充电是禁用的。
在一个预充电命令周期， AP的结合使用BA0 / BA1来控制
哪家银行（县）预充电。如果AP是所有高4银行将不管预充电
BA0 / BA1的状态。如果AP处于低电平，则BA0 / BA1被用来定义哪些行进行预充电。
DQ0 - DQ63
DQS0 - DQS7
DQS9 - DQS16
V
DD,
V
SS
SA0 - SA2
SDA
SCL
V
DDSPD
供应
（ SSTL ）
（ SSTL ）
供应
-
-
-
-
活跃
高
数据和校验位输入/输出引脚相同的方式进行操作的常规
DRAM的。
数据选通信号：输出与读取数据，输入与写入数据。边缘与读取数据对齐，
集中在写入数据。用于捕获写数据。
电源和接地的DDR SDRAM输入缓冲器和核心逻辑
地址输入。连接在V
DD
或V
SS
系统板上配置
串行存在检测EEPROM地址。
这个双向引脚用于将数据传送进入或离开该SPD EEPROM中的。电阻
必须从SDA总线到V连接
DD
作为一个上拉电阻。
这个信号被用于时钟数据移入和移出该SPD EEPROM中的。电阻可
从SCL班车时间为V连接
DD
作为一个上拉电阻。
串行EEPROM正电源。
正的正线的差分对系统时钟输入。所有的DDR SDRAM
S0
（ SSTL ）
RAS ， CAS ， WE
V
REF
V
DDQ
BA0 ， BA1
（ SSTL ）
供应
供应
（ SSTL ）
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PC2100 / PC1600无缓冲DIMM
功能框图
（ 1银行， 32Mx8的DDR SDRAM ）
S0
DQS0
DQS9
DQ0
DQ1
DQ2
DQ3
DQ4
DQ5
DQ6
DQ7
DQS1
DQS10
DQ8
DQ9
DQ10
DQ11
DQ12
DQ13
DQ14
DQ15
DQS2
DQS11
DQ16
DQ17
DQ18
DQ19
DQ20
DQ21
DQ22
DQ23
DQS3
DQS12
DQ24
DQ25
DQ26
DQ27
DQ28
DQ29
DQ30
DQ31
DM
I / O 7
I / O 6
I / O 1
I / O 0
I / O 5
I / O 4
I / O 3
I / O 2
CS
的DQ
DM
I / O 7
I / O 6
I / O 1
I / O 0
I / O 5
I / O 4
I / O 3
I / O 2
CS
的DQ
DM
I / O 7
I / O 6
I / O 1
I / O 0
I / O 5
I / O 4
I / O 3
I / O 2
CS
的DQ
DM
I / O 7
I / O 6
I / O 1
I / O 0
I / O 5
I / O 4
I / O 3
I / O 2
CS
的DQ
DQS4
DQS13
DQ32
DQ33
DQ34
DQ35
DQ36
DQ37
DQ38
DQ39
DQS5
DQS14
DQ40
DQ41
DQ42
DQ43
DQ44
DQ45
DQ46
DQ47
DQS6
DQS15
DQ48
DQ49
DQ50
DQ51
DQ52
DQ53
DQ54
DQ55
DQS7
DQS16
DQ56
DQ57
DQ58
DQ59
DQ60
DQ61
DQ62
DQ63
DM
I / O 7
I / O 6
I / O 1
I / O 0
I / O 5
I / O 4
I / O 3
I / O 2
CS
的DQ
DM
I / O 7
I / O 6
I / O 1
I / O 0
I / O 5
I / O 4
I / O 3
I / O 2
CS
的DQ
DM
I / O 7
I / O 6
I / O 1
I / O 0
I / O 5
I / O 4
I / O 3
I / O 2
CS
的DQ
DM
I / O 7
I / O 6
I / O 1
I / O 0
I / O 5
I / O 4
I / O 3
I / O 2
CS
的DQ
D0
D4
D1
D5
D2
D6
D3
D7
BA0-BA1
A0-A13
RAS
CAS
CKE0
WE
BA0 - BA1 ： SDRAM的D0 - D7
A0 - A13 ： SDRAM的D0 - D7
RAS
： SDRAM芯片D0-D7
CAS
： SDRAM芯片D0-D7
CKE ： SDRAM的D0 - D7
WE
： SDRAM芯片D0-D7
串行PD
V
DDSPD
V
DD
/V
DDQ
V
REF
V
SS
V
DDID
SPD
D0-D7
D0-D7
D0-D7
表带：见注4
*时钟布线
时钟输入
SDRAM的
*CK0/CK0
2 SDRAM的
*CK1/CK1
3 SDRAM的
*CK2/CK2
3 SDRAM的
*每个时钟负载表线/
接线图
SCL
WP
A0
SA0
A1
SA1
A2
SA2
SDA
注意事项：
1.
2.
3.
4.
DQ到I / O接线被示为推荐，但也可以改变。
DQ / DQS / DM / CKE / S的关系必须保持，如图所示。
DQ ， DQS ， DM / DQS电阻： 22欧姆。
V
DDID
表带连接（存储设备V
DD
, V
DDQ
):
表带出来（开） ： V
DD
= V
DDQ
表带（V
SS
): V
DD
不等于V
DDQ
.
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PC2100 / PC1600无缓冲DIMM
串行存在检测 -
2第1部分
基于32Mx8 ， 4Banks ， 8K刷新， 2.5V的DDR SDRAM与SPD 32Mx64 SDRAM DIMM
SPD项值
字节
描述
串行PD字节时写入的数
生产
总字节数串行PD设备
基本内存类型
行数在大会地址
在大会列地址数
DIMM银行数量
大会数据宽度
大会数据宽度（续' ）
本届大会的电压电平接口
在CL DDR SDRAM的设备周期时间= 2.5
DDR SDRAM器件的存取时间
在时钟CL = 2.5
DIMM配置类型
刷新率/类型
初级DDR SDRAM的宽度
错误检查DDR SDRAM的设备宽度
DDR SDRAM器件的Attr ：最小CLK延迟，
随机存取上校
DDR SDRAM的设备属性：
突发长度支持
DDR SDRAM器件属性：数
银行设备
DDR SDRAM的设备属性： CAS
潜伏期支持
DDR SDRAM的设备属性： CS延迟
DDR SDRAM的设备属性： WE延迟
DDR SDRAM的设备属性：
DDR SDRAM的设备属性：一般
最小时钟周期在CL = 2
最大数据存取时间从时钟在
CL=2
最小时钟周期时间在CL = 1
最大数据存取时间从时钟在
CL=1
最小行预充电时间（t
RP
)
最小行主动向行主动延迟
(t
RRD
)
最低RAS到CAS的延迟（T
RCD
)
最低RAS脉冲宽度（T
RAS
)
模块库密度
地址和命令设置时间之前
时钟
地址和命令后保持时间
时钟
之前的数据输入建立时间时钟
数据输入保持时间后，时钟
版权所有
SPD修订
校验和数据
初始
0.9ns
0.9ns
0.5ns
0.5ns
20ns
15ns
20ns
45ns
7.5ns
0.75ns
2/2.5
7ns
0.75ns
DDR266A DDR266B
-7K
0
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
31
32
33
34
35
36-61
62
63
-75B
128
256
DDR SDRAM
13
10
1
X64
X64
SSTL 2.5V
7.5ns
0.75ns
非奇偶校验
SR/1x(7.8s)
X8
不适用
1时钟
2,4,8
4
2/2.5
0
1
差分时钟
+/- 0.2V电压容差
10ns
0.75ns
不适用
不适用
20ns
15ns
20ns
45ns
256MB
0.9ns
0.9ns
0.5ns
0.5ns
未定义
初始
初始
00
8F
1.1ns
1.1ns
0.6ns
0.6ns
90
90
50
50
20ns
15ns
20ns
50ns
50
3C
50
2D
10ns
0.8ns
75
75
2/2.5
0C
8ns
0.8ns
70
75
DDR200
-8B
PD串行数据输入（十六进制）说明
DDR266A DDR266B
-7K
-75B
80
08
07
0D
0A
01
40
00
04
75
75
00
82
08
00
01
0E
04
0C
01
02
20
00
A0
75
00
00
50
3C
50
2D
40
90
90
50
50
00
00
BF
00
45
B0
B0
60
60
50
3C
50
32
A0
80
0C
80
80
DDR200
-8B
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QQ：2881677436 复制
