NSBMC290-16 -20 -25 -33突发模式内存控制器
1993年7月
NSBMC290
TM
-16 -20 -25 -33
突发模式内存控制器
概述
该NSBMC290是功能等效
V29BMC
TM
该NSBMC290突发模式内存控制 -
不可测量是一个单芯片器件旨在简化imple-
在高性能系突发模式存取心理状态
使用Am29000统
TM
精简指令Proces-
SOR
本proces-达到极高的速度指令
SOR放置在内存中的系统设非凡需求
如果最大吞吐量得以持续标志和成本
最小化
最明显的解决方案，以存取速度的问题
是采用高速静态来实现系统内存
记忆但是成本高以及它们的低密度
装置使它们的价格昂贵，消费空间
解
解决这个问题的一个更成本有效的方法是通过
使用动态的RAMS它们的高密度和低成本
让他们用极具吸引力的阻碍了他们
用途是其相对较慢的访问时间
然而，当在页面模式动态RAM操作BE-
也更喜欢静态存储器管理得当，他们
可以产生访问时间接近那些完全静态
RAM的
NSBMC290的功能是接口的页面模式
动态RAM的与更上位的访问协议
由Am29000支持突发模式存取协议某一地址
CAL通道中的设备管理双开户arrang-
动态RAM的换货，这样当突发访问是
允许的数据可以被读出或写入，在一个速率
每个系统时钟周期字
打包为124针PGA或132引脚PQFP的
NSBMC290驱动器存储阵列直接从而减少
设计复杂性和包数
特点
Y
Y
Y
Y
Y
Y
Y
Y
Y
Y
直接接口Am29000本地频道
管理页面模式动态存储器设备
DRAM的支持从64 KB到16 MB
管理指令和或数据存储器
非常低的功耗
片上存储器地址多路复用器驱动程序
灵活的指令数据总线缓冲器管理
软件配置的操作参数
自动配置银行规模和位置
高速CMOS技术
框图
典型的系统CON组fi guration
逻辑符号
TL V 11803 - 2
TL V 11803 - 1
本文件包含已开发国家半导体公司V3公司这一信息，关于产品的信息
是为了评估该产品美国国家半导体公司V3 Corporation保留修改和完善规格的权利，帮助
本产品恕不另行通知
TRI- STATE是美国国家半导体公司的注册商标。
NSBMC290
TM
是美国国家半导体公司的商标。
V29BMC
TM
为V3公司的注册商标
Am29000
TM
是Advanced Micro Devices美国加州Sunnyvale的美国商标
C
1995年全国半导体公司
TL V 11803
RRD - B30M115印制在U S A
引脚说明
PGA引脚
J2
J1
L2
M3
N1
K1
L3
M1
K2
L1
H2
H1
G2
G1
F1
F3
F2
E1
E2
D1
D2
C1
E3
B1
C2
D3
A1
B2
A2
B3
C4
C3
K11
N13
L12
M13
K13
J12
J13
J11
H11
QFP引脚
6
5
11
21
12
7
20
10
8
9
3
2
132
131
129
130
128
126
125
124
123
122
127
121
120
118
119
112
110
111
113
115
53
54
55
56
59
60
61
62
65
信号
A0
A1
A2
A3
A4
A5
A6
A7
A8
A9
A10
A11
A12
A13
A14
A15
A16
A17
A18
A19
A20
A21
A22
A23
A24
A25
A26
A27
A28
A29
A30
A31
AA0
AA1
AA2
AA3
AA4
AA5
AA6
AA7
AA8
PGA引脚
G13
G12
C11
B11
A12
A11
B9
A9
C9
B8
A7
B7
C7
N6
F11
E13
E12
D13
A5
B5
A4
B4
L8
M10
N12
L6
N10
N11
M9
M5
L4
M4
N8
N7
M11
M12
M8
M6
N2
B13
B12
QFP引脚
66
67
87
88
89
90
93
94
95
96
99
100
101
30
71
72
73
74
105
106
107
108
37
41
43
31
40
42
39
26
19
24
35
32
44
45
36
29
22
77
80
信号
AA9
AA10
AB0
AB1
AB2
AB3
AB4
AB5
AB6
AB7
AB8
AB9
AB10
BINV
CASA0
CASA1
CASA2
CASA3
CASB0
CASB1
CASB2
CASB3
DBACK
DBLEA
DBLEB
DBREQ
DBTXA
DBTXB
DRDY
DREQ
DREQT0
DREQT1
IBACK
IBREQ
IBTXA
IBTXB
IRDY
IREQ
IREQT
MWEA
MWEB
PGA引脚
K3
M2
N3
L5
N9
N5
N4
G11
A6
A13
C12
D11
L7
G3
L10
J3
A3
A8
B6
B10
D12
E11
F13
H3
H12
L9
L13
A10
C5
C6
C8
C10
C13
F12
H13
K12
L11
M7
QFP引脚
15
13
23
28
38
27
25
68
102
78
79
82
34
1
46
14
4
47
57
63
69
75
81
91
97
103
109
33
48
58
64
70
76
86
92
98
104
114
信号
OPT0
OPT1
OPT2
PDA
笔
PIA
R W
拉沙
RASB
版权所有
版权所有
版权所有
版权所有
RESET
RSTOUT
系统时钟
V
CC
V
CC
V
CC
V
CC
V
CC
V
CC
V
CC
V
CC
V
CC
V
CC
V
CC
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
记
为了使该装置的开关特性，以保证它是必要的连接
所有
V的电源引脚（
CC
V
SS
），以适当的力量
水平使用低阻抗布线的电源引脚，需要在使用Am29000以及伴随而来的高切换率多层印刷系统
电路板与掩埋的电源和接地平面是必需
3
引脚说明
Am29000接口
以下引脚具有相同的功能，其对应于所述Am29000并且被设计成直接连接到
在Am29000同步通道接口
针
A0-31
描述
地址总线（输入）
地址总线传输字节地址的所有访问在存储器阵列除
突发模式的NSBMC290可以构造成任何存储器块地址的4千兆字节范围内的软件
地址范围
巴士无效（输入低电平有效）
该输入指示该地址总线和相关的控制信号无效
这个信号必须为0 （高） ，以使NSBMC290接受任何数据或指令请求
READ WRITE （输入）
该输入指示数据是否已被传输到数据总线（注册商标
W
高）或
存储器阵列（注册商标
W
低）
数据突发应答（输出三态低电平有效）
这个输出信号脉冲串之间的方式访问
所述存储器阵列和数据总线所能持续
数据突发请求（输入低电平有效）
此输入用于指示突发时模式访问数据是
所需
数据就绪（输出三态低电平有效）
此输出用于指示在完成一个数据存取周期的
数据请求（输入低电平有效）
这个输入信号的存储器访问周期的数据的起始
数据请求类型（输入低电平有效）
这些输入指定的数据存取的地址空间，它们必须
都为0 （低） ，以便使NSBMC290接受一个数据请求
数据选项（输入低电平有效）
这些输入的指定数据传输的大小和运行模式的
NSBMC290只响应于其中的值0 1 2都被断言的使用这些信号是周期
同规格的在线仿真器兼容
流水线数据访问（输入低电平有效）
该输入指示该地址总线的地址为
完成了本数据请求之前的下一个数据存取
指令突发应答（输出三态低电平有效）
此输出信号突发模式存取
在存储器阵列和指令总线之间所能持续
指令突发请求（输入低电平有效）
这个输入被用来请求突发模式指令访问
指令就绪（输出三态低电平有效）
这个输出信号是每一个指令存取完成
请示（输入低电平有效）
这个输入信号的指令存取周期的开始
指令请求类型（输入高电平有效）
该输入指定的指令存取的地址空间
它必须是0 （低） ，以便使NSBMC290接受指令请求
流水线指令访问（输入低电平有效）
该输入指示该地址总线的地址
之前完成了本指令请求的下一个指令存取
管道启用（输出三态低电平有效）
此输出表明NSBMC290能够
接受该地址为下一个访问本访问完成之前
复位（输入低电平有效）
这个输入初始化NSBMC290接受软件的配置信息
如果多于一个NSBMC290用于控制存储器中的NSBMC290芯片应当菊花链连接用
RSTOUT
从一个NSBMC290芯片连接到
RESET
接下来NSBMC290芯片
复位输出（输出低电平有效）
该输出有效（低电平）时
RESET
活跃并保持有效，直到
该NSBMC290已配置软件
系统时钟（输入）
该输入用于向NSBMC290同步到Am29000本地信道接口
BINV
R W ）
DBACK
DBREQ
DRDY
DREQ
DREQT0–1
OPT0- 2
PDA
IBACK
IBREQ
IRDY
IREQ
IREQT
PIA
笔
RESET
RSTOUT
系统时钟
4
引脚说明
（续）
存储器接口
该NSBMC290设计用于驱动一个存储器阵列奥尔加
认列作为2组各32比特的地址和控制
用于存储器阵列的信号是通过高电流输出
针
A（ A，B ） 0-10
RAS （ A，B ）
为了传播延迟最小化由于驱动器
记忆输入阻抗和走线电容外部
阵列驱动器不需要地址和控制显
然而的NAL必须在外部终
描述
复用地址（输出高电流）
这两种总线传输复用行和列
分别涉及到存储器阵列的银行A和B的
行地址选通（输出大电流低有效）
这些信号选通，用于指示在
存在于A（ AB） 0 -10 。这些信号被连接到所述两个交错银行的有效行的地址的
的存储器的一个被分配给每个记忆库
列地址选通（输出大电流低有效）
这些信号选通，指示一个有效
上的（AB ）010的一组的每一个这些的（ AB）的列地址被分配给每个存储体，并在每
置1被分配给32位存储器的每个字节
内存写使能（输出大电流低有效）
这些信号的写选通信号用于DRAM
存储器的一个被提供给每一个存储器中的两个存储体，虽然它们在逻辑上是相同
作为性能标准规定为了保持总线
分离数据缓冲器需要为了最大限度地
这些缓冲区是直接由控制性能
NSBMC290
描述
数据总线锁存使能A和B （输出高电平有效）
这些输出用于启用透明锁存器
来自处理器的数据总线到存储器的每个银行在写周期期间锁存数据（数据存取只）
下面的缓冲控制输出是多模信号的信号名称，因为它们出现在逻辑符号
是默认的信号名称（模式
e
0）更完整的描述被呈现在配置部分
DBTX （ A，B ）
IBTX （ A，B ）
数据总线发送A和B （输出低电平有效）
这些输出在读周期期间用于使能数据
从存储器的个别银行来驱动数据总线
指令总线发送A和B （输出低电平有效）
这些输出在指令周期使用
使来自所述存储器的个别银行数据驱动的指令总线
CAS （ A，B ） 0-3
MWE （ A，B ）
缓冲区调整
为了不限制系统的实施策略相
j
VIS指令和数据总线组织NSBMC290
允许设计师保持这些总线分离或不
针
DBLE （ A B ）
5
QQ：2880707522 复制
