DP8390D NS32490D NIC网络接口控制器
1995年7月
DP8390D NS32490D NIC网络接口控制器
概述
该DP8390D NS32490D网络接口控制器
（ NIC ）是microCMOS VLSI器件旨在简化跨
与CSMA CD型局域网络，包括面对
以太网细缆以太网（细缆）和StarLAN的
NIC实现了所有的媒体访问控制（ MAC ）层功能
系统蒸发散为实施根据数据包的发送和接收
ANCE与IEEE 802标准3独特的双DMA信
内尔斯和内部FIFO提供了一个简单而有效的
分组管理的设计要尽量减少系统零件
数量和成本，所有的总线仲裁和内存支持逻辑
被集成到网卡
该网卡是实现三个芯片组的心脏
完成IEEE 802协议3和节点作为电子
如下图所示的其他人，包括DP8391系列网络
工作接口（SNI ）和DP8392同轴收发器
接口（ CTI）的
目录
1 0系统图
2 0框图
3 0功能说明
4 0发射接收报文的封装
解封
5 0引脚说明
6 0直接存储器访问控制（ DMA）的
7 0数据包接收
8 0分组传输
9 0远程DMA
10 0内部寄存器
11 0初始化程序
12 0环回诊断
13 0总线仲裁和时序
14 0初步电气特性
15 0开关特性
16 0物理尺寸
特点
Y
Y
Y
Y
Y
Y
Y
Y
Y
兼容IEEE 802以太网3二细以太网
StarLAN
接口与8位16位和32位微处理器
系统
实现简单灵活的缓存管理
需要单5V电源
利用低功耗工艺microCMOS
包括
两个16位的DMA通道
16字节的内部FIFO可编程的阈值
网络统计信息存储
支持物理多播和广播地址
筛选
提供了3个级别的回环
采用独立的系统和网络时钟
1 0系统图
IEEE 802 3兼容的以太网细缆以太网局域网芯片组
TL F 8582 - 1
TRI- STATE是美国国家半导体公司的注册商标。
C
1995年全国半导体公司
TL F 8582
RRD - B30M105印制在U S A
2 0框图
TL F 8582 - 2
图1
3 0功能说明
（参照
图1
)
接收解串器
接收解串器被激活时，输入信号
载波侦听被认定，以允许输入位是SHIFT-
由接收时钟的串行编入移位寄存器
接收到的数据还传送到CRC发生器检查
接收解串器包括一个同步检测器
检测到SFD （帧首定界符）建立
其中串行比特流中的字节边界接收双相指令
编后每八个接收时钟的字节宽数据
转移到16字节的FIFO和接收字节计数
递增的前六个字节后， SFD是
检查由地址识别有效的比较
逻辑，如果该地址识别逻辑不承认
在FIFO清零分组
CRC发生器CHECKER
在传输过程中的CRC逻辑生成一个本地CRC
场对所发送的比特序列的CRC编码的所有
同步字节的CRC字段后移出MSB在前
继上次发送字节在接收CRC
从逻辑传入数据包生成CRC字段此
本地CRC串联相比传入的CRC AP-
由发射节点如果挂起到分组的末尾
本地和接收的CRC匹配特定图案将
生成和解码，以指示没有数据错误反式
任务的错误导致不同的图案，并检测出
导致拒绝的分组的
发送串行器
在发送串行器从FIFO中读取的并行数据
和它序列化传输的串行时钟由
由串行网络接口所产生的传输时钟
（ DP8391 ）的串行数据也被移入CRC gen-
员检查在每一个传输中的开头
序言和同步发电机追加62位1 0预
缓行和1 1同步模式的最后一个数据字节后
该分组已被序列化的32位的FCS字段被移动
直接出CRC发生器的在碰撞的情况下
序言和同步发生器用于产生
全1的32位JAM模式
地址识别逻辑
地址识别逻辑的目的地比较AD-
换装场（第6个字节所接收的分组）的Phys-
存储在地址寄存器阵列的iCal地址寄存器
如果六个字节的任何一个不匹配的预亲
编程物理地址的协议控制逻辑重
jects数据包的所有组播目的地址滤波器
使用散列技术羊羔（见寄存器说明）
多播地址的索引位已在被设置
组播地址寄存器阵列的过滤位阵列
该分组被接受，否则它是由Protocols（协议）拒绝
山坳控制逻辑的每个目的地址，也检查
为全1是保留的广播地址
FIFO和FIFO控制逻辑
该网卡具有16字节FIFO在传输过程中的
DMA写入数据到FIFO和发送串行
从FIFO中读取数据，并将其发送。在接收期间
接收解串器的数据写入到FIFO和
的DMA从FIFO中读取该FIFO控制逻辑数据是
用于计数在FIFO中的字节数，使得后
预设级别的DMA可以开始一个总线访问和写入
一个FIFO溢出之前读取的数据从FIFO过
流发生
2
3 0功能说明
（续）
由于网卡必须缓冲的每个不同的地址字段
未来的数据包，以确定是否匹配数据包的
物理地址或寄存器映射到组播之一
寄存器中的第一个本地DMA传输不会发生，直到8
字节都积累在FIFO中
为了保证不存在重写数据的FIFO中
FIFO的逻辑标志的FIFO溢出在13字节是
写入FIFO这有效地缩短了的FIFO到
13字节此外， FIFO逻辑运行在不同的
比在Word模式字节模式字节模式的门槛
表示当在n
a
1个字节已经进入FIFO从而
用一个8字节的阈该NIC发出总线请求
（ BREQ ）时，第9个字节已经进入FIFO对于Word
直到n不产生模式BREQ
a
2字节有
进入FIFO因此有4字的阈值（相当于
到8字节的阈值） BREQ发行时的第10字节
已进入FIFO
解放军协议
该协议是解放军负责执行IEEE
802 3协议，包括冲突恢复与随机
补偿的协议解放军也是在分组格式
在recep-传输和剥离前导码和同步
化
DMA和缓冲控制逻辑
在DMA和缓冲控制逻辑用来控制两个
16位的DMA通道，在接收过程中的局部的DMA
在位于缓冲区接收缓冲区环店包
内存在传输过程中的本地DMA使用亲
编程指针和长度寄存器传送分组
从本地缓存到FIFO的第二个DMA信
NEL用作从属DMA传送之间的数据
本地缓冲存储器和主机系统的本地DMA
和远程DMA内部仲裁与本地
具有最高优先级的两个DMA通道的DMA通道
使用一个公共的外部总线时钟产生所有必需的
总线时序外部仲裁与标准执行
总线请求总线应答握手协议
2位模式这允许范围内任意前述序言
该SFD将用于相位锁定
目标地址
目的地址指示的目的地
在网络上，数据包被用于过滤不想要的封装
到达一个节点的ets有三种类型的地址的
通过网卡的物理多播支持的格式和
播的物理地址是一个唯一的地址
只对应于一个单独的节点的所有物理地址
具有' '0''一个MSB这些地址进行比较，以对
内部存储的物理地址寄存器的每一位的
目的地址必须匹配的网卡AC-
CEPT数据包的组播地址开始的MSB
''1' '的DP8390D过滤器使用的是标组播地址
准哈希算法映射所有的组播地址
成一个6比特的值这6位值索引的64位阵列
过滤器的值如果该地址是由全部为1是一个中
广播地址，表示该数据包是用于
所有节点的混杂模式允许接收所有的封装
不需要的ets的目的地址相匹配的任何
过滤器物理广播多播和AD-淫乱
着装模式可供选择
源地址
源地址是该节点的物理地址
发送数据包的源地址不能多播或
广播地址这个字段被简单地传递到缓冲
内存
长度字段
2字节的长度字段表示的字节数即
包含在该分组的数据字段，此字段是不
由NIC解释
数据字段
该数据字段包括从46到1500字节的任意位置的
信息超过1500字节不再需要分成
多个数据包的消息长度小于46字节将重新
叠纸附加一个垫，以使数据字段到最小
的46字节长度。如果数据字段被填充的数目
有效数据的字节表示的长度字段
网卡
不剥离或追加填充字节的短包
或检查超大包
FCS字段
帧校验序列（FCS ）是一个32位的CRC字段
计算并传输到时附加到一个包
允许检测误差的时接收到一个数据包时
接收无差错报文导致的特定图案
CRC生成的数据包与不正确的CRC将重新
投影的AUTODIN II （X
32
a
X
26
a
X
23
a
X
22
a
X
16
a
X
12
a
X
11
a
X
10
a
X
8
a
X
7
a
X
5
a
X
4
a
X
2
a
X
1
a
1)
多项式被用于CRC运算
4 0发送接收数据包
封装解封
一个标准的IEEE 802 3包由以下部分组成
字段分隔符帧的帧头起始（ SFD ）的目的地
地址源地址长度数据和帧校验
序列（FCS）的典型格式示于
图2
报文被曼彻斯特编码和由所述解码
DP8391和SNI采用NRZ串行传输的网卡
与时钟所有字段是固定长度的，除了数据
数据字段的网卡生成并追加序言
在传输过程中SFD和FCS字段的序言和
SFD字段接收过程中剥离（ CRC是
通过传递到接收缓冲存储器中时）
前导码和帧首定界符（ SFD ）
在曼彻斯特编码交替1 0序言场
由SNI （ DP8391 ）用来获取位同步
与输入分组时传送的每个数据包
包含62位交替的1 0序言部分这一点
作为该分组穿过网络前导码将会丢失
工作中的前导字段由NIC字节对齐剥离
换货与帧分界符的开始（ SFD ）进行
图案由两个连续的1的网卡
不治疗SFD模式为一个字节，只在检测到
TL F 8582 - 3
图2
3
连接图
塑料芯片载体
双列直插式封装
TL F 8582 - 5
TL F 8582 - 4
订单号DP8390DN或DP8390DV
见NS包装数N48A或V68A
5 0引脚说明
总线接口引脚
符号
AD0 AD15
DIP引脚号
1–12
14–17
功能
我OZ
描述
地址数据复用总线
注册与访问DMA不活跃CS为低电平和ACK从NIC销回
AD0 - AD7是用来读写寄存器数据AD8 - AD15浮在IO
转让SRD SWR引脚用于选择传输方向
总线主机返回前页断言
在记忆周期AD0 AD15 T1包含地址
在T2 T3 T4 AD0 AD15包含数据（字传输模式）
在T2 T3 T4 AD0 AD7包含数据AD8- AD15包含地址
（字节传输模式）
转移的方向表示了对NIC水利部MRD线
地址选0
输入与DMA无效， CS为低电平锁存下降沿RA0 - RA3投入
如果RA0 - RA3高数据目前流经锁存器
当输出总线主锁存地址位（ A0 -A15 ），外部存储器
在DMA传输
ADS0
18
我OZ
4
5 0引脚说明
（续）
总线接口引脚
（续）
符号
CS
DIP引脚号
19
功能
I
描述
芯片选择
片选控制器放置在从属模式
mP
访问
内部寄存器必须通过有效的总线周期RA0数据部分 - RA3是
数据用于选择内部寄存器SWR和SRD选择方向
转让
MASTER写选通
频闪DMA传输期间写低电平有效
周期（ t2的t3的总重量）以缓冲存储器的上升沿与存在一致
有效的输出数据TRI- STATE直到返回断言
MASTER读选通
频闪DMA传输在读周期活跃
（ T2 T3 TW）缓冲存储器输入数据必须在MRD的上升沿有效。
TRI- STATE直到返回断言
SLAVE写选通
从CPU频闪写选定一个内部寄存器
通过RA0 -RA3
SLAVE读选通
从CPU频闪阅读选择的内部寄存器
通过RA0 -RA3
应答
当NIC授权访问CPU用来插入有源低
等待状态，直到CPU网卡的寄存器同步读写
手术
注册地址
这四个引脚用于选择寄存器读
或书面的这些输入的状态被忽略时，网卡是不是在从模式
（ CS高）
端口读
存储过程允许从外部锁存到局部总线的数据
写周期本地内存（远程写操作）这使得异步
从系统存储器传送数据到本地存储器
写确认
发出从系统到网卡，以指示数据已
被写入到外部锁存器的NIC将开始写周期以放置
在本地存储器中的数据
打断
表示NIC需要接收后的CPU关注
传输或DMA完成传输中断通过写1清零
在ISR所有中断屏蔽
RESET
复位是低电平有效，并将网卡的复位立即模式下无
数据包被发送或接收的网卡，直到STA位被置位影响
命令寄存器的中断屏蔽寄存器数据配置寄存器和
发送配置寄存器的NIC将在10卖艺执行复位
周期
总线请求
总线请求是用来请求总线为高态有效信号
DMA传输这个信号是自动生成的，当FIFO需求
服务
总线应答
总线应答是一个积极的信号，高表示
CPU已经授予总线的网卡如果直接总线访问需要
BREQ应该连接到BACK
绑返回到V
CC
将导致死锁
PORT请求地址选1
32位模式LAS如果在数据配置寄存器设置这条线是
编程为ADS1它被用来选通地址A16 - A31到外部
锁存器（ A16- A31是存储在RSAR0 RSAR1固定地址） ADS1
直到接收到返回将保持在三态
16位模式LAS如果没有在数据配置寄存器设置这条线是
编程为PRQ ，用于远程DMA传输在此模式下
PRQ将是一个标准的逻辑输出
注：这条线将启动为三态，直到数据配置
寄存器进行编程
准备
该引脚在DMA传输的网卡设置为高，以插入等待状态
将采样信号，这在t3期间DMA传输
水利部
20
OZ
MRD
21
OZ
SWR
SRD
确认
22
23
24
I
I
O
RA0–RA3
45–48
I
珠三角
44
O
WACK
43
I
INT
42
O
RESET
41
I
BREQ
31
O
后
30
I
PRQ ADS1
29
OZ
准备
28
I
5
QQ：2880707522 复制
