飞利浦半导体
产品speci fi cation
丕总线收发器
74F776
特点
八进制锁存收发器
驱动重负载背板与等效负载阻抗
下降到10欧姆
高驱动器（百毫安） B口集电极开路驱动器
降低电压摆幅（ 1伏）产生更少的噪音，并降低
耗电量
高速运行提高了背板总线性能
并促进入射波开关
兼容丕总线和IEEE 896标准FUTUREBUS
内置高精度带隙基准源提供准确的接收器
阈值和提高抗干扰
控制输出斜坡和多个GND引脚尽量减少地面
BOUNCE
无毛刺上电/断电操作
多种封装选择
工业级温度范围（ -40 ° C至+ 85°C ）
消费和司机串联二极管以降低电容
装载。入射波切换的情况下，因此BTL
传播延迟很短。虽然电压摆动是少
BTL ，所以是它的接收门限，因此噪声容限都非常优秀。
BTL具有低功耗，低地面反弹， EMI和
串扰，低容性负载，卓越的噪声容限和低
传播延迟。这导致高的带宽，可靠
背板。
该74F776端口具有TTL三态驱动器和接收器的TTL带
锁存功能。一个独立的高级控制电压输入（V
X
）是
提供来限制在A侧输出电平到给定的电压电平（例如
为3.3V ） 。对于5.0V系统，V
X
简单地连接到V
CC
.
该74F776有一个设计功能来控制B输出转换
在电源排序。有两种可能的顺序，它们
如下：
1.当LE =低， OEBn =低则B输出被禁止，直到
在LE电路需要控制。那么B输出将跟随A输入，
在上电期间向上（或向下）使最多只能有一个过渡期。
2.如果LE =高或OEBn =高那么B输出将被禁用时
电（或向下）。
描述
该74F776是一个八进制锁存双向收发器，是
意在提供电接口到高性能
线或总线。 B端口反相驱动器的低电容开路
集电极与控制的斜坡并且被设计成下沉百毫安从2
伏。 B端口反相接收器具有100mV的阈值区域
和4ns的干扰滤波器。
该74F776 B端口接口“背板收发器逻辑” （ BTL ） 。
BTL功能降低（ 1V至2V）电压摆幅低功耗
TYPE
74F776
典型PROPAGA-
化延迟
6.5ns
典型的供应
电流（ TOTAL ）
80mA
订购信息
订货编号
商用系列
描述
V
CC
= 5V
±
10%, T
AMB
= 0
°
C至+70
°
C
N74F776N
N74F776A
工业温度范围
V
CC
= 5V
±
10%, T
AMB
= –40
°
C至+ 85
°
C
I74F776N
I74F776A
PKG DWG ＃
28引脚塑料DIP （ 600密耳）
28引脚PLCC
SOT117-2
SOT261-2
输入和输出负载和风扇输出表
引脚
A0 – A7
B0 – B7
OEA
OEB0 ， OEB1
LE
A0 – A7
PNP输入锁存
与阈值电路的数据输入
A输出使能输入（高电平有效）
B输出使能输入（低电平有效）
锁存使能输入（低电平有效）
三态输出
描述
74F （ U.L. ）
HIGH / LOW
3.5/0.117
5.0/0.167
1.0/0.033
1.0/0.033
1.0/0.033
150/40
OC/166.7
负载值
HIGH / LOW
70A/70A
100A/100A
20A/20A
20A/20A
20A/20A
3mA/24mA
OC/100mA
B0 – B7
集电极开路输出
注释输入和输出负载和扇出表
一（ 1.0 ）快速机组负荷的定义是： 20μA的高状态， 0.6毫安在低状态。
OC =集电极开路。
1990年12月19日
2
853 1121 01321
飞利浦半导体
产品speci fi cation
丕总线收发器
74F776
引脚配置
V
CC
1
OEA 2
A0 3
GND 4
A1 5
A2 6
A3 7
GND 8
A4 9
A5 10
GND 11
A6 12
A7 13
VX 14
28 LE
27 B0
26 B1
25 GND
24 B2
23 B3
22 GND
21 B4
20 B5
19 B6
18 GND
17 B7
16 OEB1
15 OEB0
IEC / IEEE符号
15
16
28
2
3
EN1
EN3
27
＆放大器;
EN2
ID
3
2
5
6
7
9
10
12
13
26
24
23
21
20
19
17
SF00422
SF00424
引脚配置PLCC
GND A0 OEA V
CC
LE
4
3
2
1
28
A1
A2
A3
GND
A4
5
6
7
8
9
PLCC
B0
27
B1
26
25 GND
24 B2
23 B3
22 GND
21 B4
20 B5
19 B6
12
A6
13
14
15
16
17
18
逻辑符号
3
5
6
7
9
10 12 13
15
2
28
16
A0 A1 A2 A3 A4 A5 A6 A7
OEB0
OEA
LE
OEB1
B0 B1 B2 B3 B4 B5 B6 B7
A5 10
GND 11
27 26 24 23 21 20 19 17
A7 V
X
OEB0 OEB1 B7 GND
SF00423
V
CC
=引脚1 ，V
X
= 14针
GND引脚= 4 ， 8 ， 11 ， 18 ， 22 ， 25
SF00425
引脚说明
符号
A0 – A7
B0 – B7
OEB0
OEB1
OEA
LE
V
X
引脚
3, 5, 6, 7, 9, 10, 12, 13
27, 26, 24, 23, 21, 20, 19, 17
15
16
2
28
14
TYPE
I / O
I / O
输入
输入
输入
输入
输入
允许A输出高电平时
当锁存高（一个特殊的功能是建立在正确使次）
钳位电压保持V
OH
从上面的V上升
X
(V
X
= V
cc
对于正常使用）
名称和功能
PNP输入锁存/ 3态输出（带有V
X
控制选项）
有特殊的阈值电路的数据输入来抑制噪声/集电极开路输出，高
电流驱动
启用B输出时，两个引脚为低
1990年12月19日
3
飞利浦半导体
产品speci fi cation
丕总线收发器
74F776
逻辑图
OEB0
OEB1
OEA
LE
A0
15
16
2
28
3
数据
LE
Q
27 B0
A1
5
数据
LE
Q
26 B1
A2
6
数据
LE
Q
24 B2
A3
7
数据
LE
Q
23 B3
A4
9
数据
LE
Q
21 B4
A5
10
数据
LE
Q
20 B5
A6
12
数据
LE
Q
19 B6
A7
13
数据
LE
Q
17 B7
V
CC
=引脚1 ，V
X
=引脚14 ，
GND引脚= 4 ， 8 ， 11 ， 18 ， 22 ， 25
SF00426
1990年12月19日
4
飞利浦半导体
产品speci fi cation
丕总线收发器
74F776
功能表
输入
An
H
L
X
–
–
–
–
H
L
X
–
–
–
–
H
L
X
–
–
–
–
BN *
X
X
X
–
H
L
–
X
X
X
H
L
H
L
X
X
X
H
L
H
L
LE
L
L
H
L
H
H
H
L
L
H
L
L
H
H
L
L
H
L
L
H
H
OEA
L
L
L
H
H
H
H
L
L
L
H
H
H
H
L
L
L
H
H
H
H
OEB0
L
L
L
L
L
L
L
H
H
H
H
H
H
H
X
X
X
X
X
X
X
OEB1
L
L
L
L
L
L
L
X
X
X
X
X
X
X
H
H
H
H
H
H
H
LATCH
状态
H
L
Qn
(1)
H (2)
H (2)
Qn
H
L
Qn
H
L
Qn
Qn
H
L
Qn
H
L
Qn
Qn
输出
An
Z
Z
Z
(1)
H
L
Qn
Z
Z
Z
H
L
H
L
Z
Z
Z
H
L
H
L
Bn
Z
L
Qn
(1)
Z(2)
Z(2)
Qn
Z
Z
Z
Z
Z
Z
Z
Z
Z
Z
Z
Z
Z
Z
B 3 -状态，数据从B到A
B和A 3态
B 3 -状态，数据从B到A
B和A 3态
锁存状态A和B
三态，数据锁存到B
反馈： A到B ， B到A
从B预处理锁存使数据传输到
三态，数据从A到B
经营模式
注释功能表
H =高电压等级
L =低电压等级
X =无关
- =不输入外部驱动
Z =高阻抗“关闭”状态
Q
n
=高或者前低到高LE过渡低压一级建立时间。
（ 1 ） =条件将导致一个反馈回路的路径：从A到B和B到A.
（ 2 ）=锁存器必须进行预处理，使得B输入端可承担高或低的水平，而OEB0和OEB1低， LE为高。
B * =预防应采取以确保B输入不浮动。如果他们这样做，他们都等于低电平状态。
1990年12月19日
5
QQ：2881677436 复制
