先进的信息
MX98726
单芯片10/100快速以太网
控制器与启动界面
1.0功能
直接接口一百八十六分之八万○一百八十八高达40MHz 。
集成的片上10/100 TP收发减少
总成本
完全符合IEEE至802.3u标准规范。
最合适的网络打印机和集线器/交换机管理
换货申请
片上FIFO和之间的本地DMA通道
数据包存储器
共享内存架构，允许主机和
MX98726只使用一个单一的SRAM
主机DMA可以共享内存中的数据包与本地DMA
用简单的握手协议X188 / 186型
处理器
支持总线宽度配置：
- CPU ：8位， SRAM ：8位
- CPU ： 16位SRAM ： 8/16位
灵活的数据包缓冲区分区，寻址空间
为32K的， 64K的高达512个字节
NWAY autonegociation功能来自动设置
了网络速度和协议
3环回模式进行系统级诊断
丰富的片内寄存器设置，支持多种
网络管理功能
支持64位的哈希表组播地址
支持软件EEPROM接口，便于向上
等级EEPROM内容
支持位1K和4K位EEPROM接口
5V CMOS 128 PQFP封装的最小电路板
规模的应用
1.1简介
MX98726 （通用MAC ，或者GMAC ）是一种具有成本效益
解决方案作为一种通用的单芯片10/100快速以太网
控制器。它被设计用来直接连接80188 ， 80186
（主机）无胶合逻辑。两种类型的存储器共享
计划的支持，也就是交错和共享模式
以支持各种应用。单芯片解决方案
将有助于减少不仅对康波系统成本
堂费也是电路板尺寸。全NWAY函数
10/100收发器将缓解现场安装，只需
插上芯片，它会连接本身最好的
协议提供。
在交错模式最多允许访问SRAM （
通过MX98726的本地DMA信报文/主机缓冲区）
NEL 。这样一来，没有多余的SRAM接口逻辑是必要的
在主机侧。如果高性能是期望的，则
共享内存模式是另一种选择，允许
主办否认SRAM总线访问SRAM自身
授予使用简单的握手协议来MX98726 。
如果没有SRAM总线授权， MX98726将其浮动间
面连接到SRAM中，所以主机可以利用
它自己的内存子系统进行自己的SRAM
访问。
一个智能的内置SRAM总线arbitor将管理所有
从主机，片上发射的SRAM的访问请求
信道和片上接收信道。吞吐量
这些网络渠道和MX98726的DMA爆
长度可通过在芯片上的选择位来容易地进行调整。
这些选项可以帮助系统开发人员"fine tune"
一个最佳的成本/性能比。
MX98726还配备了快背到背反
MIT能力允许软件"fire"尽可能多
根据需要在单个命令传输数据包。重
人为对象的FIFO也让背到后端接收。自选
EEPROM可用于存储网络的网络AD-
礼服等信息。如果成本确实是一个反面
欧洲核子研究中心，大部分的配置选项，包括AD-网
着装可以通过向上进行编程。
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旺宏电子股份有限公司。保留rignt改变产品规格，恕不另行通知。
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MX98726
1.2内部框图
数据包缓冲区
（ SRAM）的
EPROM
SRAMIU
串行ROM接口
主持人
BIU
RX
FIFO
RX
SM
TX
FIFO
TX
SM
个
NWAY
CTRL & REGS
100 TX PHY
100TX PMD
接口
10Mbps
MCC + TP接口
MX98726原理与接口概述
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MX98726
1.3典型应用
包
卜FF器
EPROM
C46/C66
本地DMA
与奉献巴士
主机端
CSB
解码
客户应用
MX98726
RJ45
XFORMER
TP电缆
交叉存取内存架构
主机内存
子系统
SRAM总线
包
卜FF器
EPROM
C46/C66
HOLD
与
共享总线
HLDA
RJ45
XFORMER
MX98726
TP电缆
CSB
解码
客户应用
共享内存架构
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MX98726
2.0引脚配置及说明
MWE1B
MWE0B
PSENB
MOEB
CLKIN
MCSB
BHEB
SRDY
RSTB
LED0
LED1
AD10
67
AD11
66
WRB
INTB
GND
GND
102
101
100
99
98
97
96
95
94
93
92
91
90
89
88
87
86
85
84
83
82
81
80
79
78
77
76
75
74
73
72
71
70
69
68
65
GND
MD9
MD8
MD7
MD6
MD5
MD4
MD3
MD2
MD1
MD0
VDD
VDD
RDB
AD8
AD9
ALE
A16
A17
A18
A19
MD10
MD11
GND
MD12
MD13
MD14
MD15
EECS
MA0(EECK)
GND
MA1(EEDI)
MA2(EEDO)
MA3
MA4
MA5
MA6
MA7
VDD
MA8
MA9
MA10
MA11
MA12
MA13
MA14
GND
103
104
105
106
107
108
109
110
111
112
113
114
115
116
117
118
119
120
121
122
123
124
125
126
127
128
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
31
32
33
34
35
36
37
38
64
63
62
61
60
59
58
57
56
55
54
53
52
51
50
49
48
47
46
45
44
43
42
41
40
39
1
2
3
4
5
6
7
8
9
GND
VDD
AD12
AD13
AD14
AD15
VDD
AD0
AD1
GND
AD2
AD3
AD4
AD5
AD6
AD7
MIO
CSB
HLDA
HOLD
C46/C66
UPTYPE1
UPTYPE0
GNDA
VDDA
GNDA
MX98726
CKREF(X1)
GNDA
GNDA
VDDA
GNDR
VDDR
RXIN
RXIP
VDDR
GNDR
GNDR
VDDA
TXON
TXOP
GNDA
CPK
RXT2EQ
RTX
VDDA
GNDA
GNDA
VDDA
GNDA
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VDDA
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VDDA
MA15
MA16
MA17
MA18
MA19
TXD3
TXD2
TXD1
TXD0
RDA
GND
VDD
X2
MX98726
2.1引脚说明： （所有内部上拉电阻是168K欧姆，下拉为70K欧姆）
针＃
82
49-54,
56,57
59-62,
66-69
76
70-73
79
78
81
AD [ 15：8]
ALE
A[19:16]
RDB
WRB
INTB
I / O， 4毫安
我， TTL
我， TTL
我， TTL
我， TTL
O / D， 4毫安
复用的地址/数据位[ 15 ： 8 ] ：
地址锁存使能：高有效
主机地址位[ 19:16] ：内部下拉
主持人宣读频闪：低电平有效。
主机写入频闪：低电平有效。
主机中断输出：极性可以编程，默认为低电平有效。
对于低电平有效中断应用程序，外部上拉被reguired 。对于活跃
75
BHEB
我， TTL
高中断应用程序，外部下拉是必需的。
主持人高字节使能：
BHEB A0
功能
0
0
字传输
0
1
高位字节传输
1
0
低字节传输
1
1
低字节传输
同步主机就绪输出：高有效同步到CLKIN
表示数据已准备好被传送。起初低处的初
举办周期。
片选信号：低电平有效，用于使GMAC解码主机地址。
当高，无主机周期由MAC认可。
主机内存/ IO周期指标：设置内存访问和复位IO
访问。内部上拉。 MIO的解码可以禁用通过DISMIO寄存器
器位。默认情况下是启用的。
数据包存储器总线保持请求：高有效，请求主机到"float"
包存储器的其接口。主机授予包缓冲公交车
MX98726通过发出HLDA = 1 。
包内存总线保持应答：数据包缓冲区总线授予
MX98726 。如果HLDA = 0那么MX98726将漂浮其接口上的分组
缓冲区。内部上拉。
宿主程序选通使能：低电平有效，表示当前的周期是
ROM的访问和MX98726不会解码这个ROM的周期。 PSENB绝
高的数据包的内存访问。
主机复位输入：低有效
引脚名称
CLKIN
AD [ 7：0]
TYPE
我， TTL
I / O， 4毫安
描述
主机时钟输入： 8M到40MHz 。
复用的地址/数据位[ 7 ： 0 ] ：
80
SRDY
O， 4毫安
47
48
CSB
MIO
我， TTL
我， TTL
45
HOLD
O， 4毫安
46
HLDA
我， TTL
77
PSENB
我， TTL
74
RSTB
我， TTL
P / N ： PM0555
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