数据公报

MX802

特点











DVSR （数据/语音存储和检索）

编解码器

CVSD编解码器编码器和解码器

控制和定时电路4Mbits

外部DRAM的

低功耗工作

DBS800家庭成员（ C- BUS

兼容）













DVSR CODEC

应用

电话应答机，其中传入

语音消息存储供以后调用

忙缓冲，其中出射

语音消息被暂时存储

自动变速器的预录

报警或状态信息。

时域加扰的讲话

消息

VOX控制发射器功能

临时数据存储，如

过空气数据传输的缓冲

IRQ

XTAL / XTAL

时钟

音频

IN

音频

OUT

串行

时钟

命令

数据

REPLY

数据

CS

C- BUS接口和控制逻辑

时钟

发电机

播放

命令

卜FF器

商店

命令

卜FF器

控制

注册

状态

注册

数据

读

计数器

数据

写

计数器

演讲

播放

计数器

演讲

商店

计数器

ENCODE

时钟

动力

ASSESS

编码器，解码器

时钟

时钟

MOD

解码

时钟

解调

空闲

图案

DRAM控制和定时

直接访问时钟和数据

WE CAS RAS1 RAS2 RAS3 RAS4

A9

A8

A7

A6

A5

DRAM数据输入/

A0/ENO

A4 A3 / ECK A2 / DCK

（编码器

OUT ）

DRAM数据输出/

A1/DEI

（解码器

IN）

V

DD

V

BIAS

V

SS

DRAM地址线

在MX802数据/语音存储和检索（ DVSR ）编解码器包含一个连续可变斜率增量

调制（ CVSD ）编码器和解码器以及可容纳的外部4Mbits控制和定时电路

DRAM 。作为DBS800系列中的一员，它也包含接口和控制逻辑为“ C总线”串行

界面。

当与外部DRAM使用， theMX802有四个主要功能：语音存储，语音后仰，

数据存储和数据检索。语音存储与回放可同时与执行

数据存储或检索。

片上的增量编解码器所支持的输入和输出模拟开关电容滤波器和音频输出

开关电路。 DRAM控制和定时电路提供所有必要的地址，控制和

刷新信号接口到外部DRAM 。

的MX802 ，也可以使用不带的DRAM （作为一个“独立”的CVSD编解码器） ，在这种情况下，直接进入

被提供给CVSD编解码器的数字数据信号和时钟信号。所有信号都通过“C - BUS ”控制

从系统微控制器的命令。

该MX802可以与5.0V的电源使用，在下面的软件包可供选择：

24引脚PLCC （ MX802LH ） ， 28引脚PLCC （ MX802LH8 ） ，以及28引脚PDIP （ MX802P ） 。

1998

MX -COM公司

www.mxcom.com电话： 800 638 5577 336 744 5050传真： 336 744 5054

文档。 ＃ 20480033.008

4800 Bethania站前路，温斯顿 - 塞勒姆，NC 27105-1201 USA

所有商标与服务标记均为其各自公司持有。

DVSR CODEC

2

MX802

目录

部分

页面

1座Diagram................................................................................................................ 3

2信号List....................................................................................................................... 4

3外部Components.................................................................................................... 6

4一般Description....................................................................................................... 7

4.1

控制协议............................................................................................................. 8

4.1.1

4.1.2

4.1.3

4.1.4

Address/Commands............................................................................................................... 8

操作DRAM............................................................................................................. 8

演讲................................................................................................................................... 9

数据Handling....................................................................................................................... 10

总复位...................................................................................................................... 12

直接访问....................................................................................................................... 12

玩Counter......................................................................................................................... 12

DRAM控制...................................................................................................................... 12

编解码器省电................................................................................................................ 12

命令中断使能............................................... .................................................. 12

存储和播放语音同步............................................. ................................. 12

解码器和编码器Control.............................................................................................. 12

时间压缩语音的.............................................. ................................................ 15

中断.............................................................................................................................. 15

动力Register..................................................................................................................... 15

4.2

写入控制寄存器.............................................. .................................................. ... 12

4.2.1

4.2.2

4.2.3

4.2.4

4.2.5

4.2.6

4.2.7

4.2.8

4.3

4.4

编码器和解码器控制：模拟量输入输出控制..................................... 14

4.3.1

4.4.1

4.4.2

读状态寄存器........................................................................................................ 15

5应用 - 编解码器性能............................................. ................................ 17

6性能Specifications........................................................................................ 19

6.1

电动Specifications..................................................................................................... 19

6.1.1

6.1.2

6.1.3

6.1.4

绝对最大极限............................................... .................................................. ... 19

操作限制................................................................................................................... 19

操作Characteristics..................................................................................................... 20

Timing................................................................................................................................... 21

6.2

Packages........................................................................................................................... 23

MXCOM ， Inc.保留随时更改，恕不另行通知。

1998

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3

MX802

1框图

串行

时钟

命令

数据

REPLY

数据

CS

IRQ

XTAL / XTAL

时钟

音频

IN

音频

OUT

C- BUS接口和控制逻辑

时钟

发电机

播放

命令

卜FF器

商店

命令

卜FF器

控制

注册

状态

注册

数据

读

计数器

数据

写

计数器

演讲

播放

计数器

演讲

商店

计数器

ENCODE

时钟

动力

ASSESS

编码器，解码器

时钟

时钟

MOD

解码

时钟

解调

空闲

图案

DRAM控制和定时

直接访问时钟和数据

WE CAS RAS1 RAS2 RAS3 RAS4

A9

A8

A7

A6

A5

DRAM数据输入/

A0/ENO

A4 A3 / ECK A2 / DCK

（编码器

OUT ）

DRAM数据输出/

A1/DEI

（解码器

IN）

V

DD

V

BIAS

V

SS

DRAM地址线

图1 ：框图

1998

MX -COM公司

www.mxcom.com电话： 800 638 5577 336 744 5050传真： 336 744 5054

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DVSR CODEC

4

MX802

2信号列表

J/LH8

1

2

3

4

LH

信号

描述

行ADDRES秒频闪2 ，该引脚应连接到行

第二1Mbit的DRAM芯片的地址选通输入（如果使用的话） 。

行地址选通脉冲1 ，该引脚被连接到行

解决第一个DRAM芯片选通输入。

（W E）读/写控制引脚的DRAM 。

这是在片内的时钟振荡器的4.0MHz的输出。外

组件都需要在输出时的Xtal被使用。一的Xtal

不能使用与24针的版本。

这是输入到芯片上的时钟振荡器的反相器。一个4.0MHz的Xtal

或外部来源的时钟应在此连接。参见图2 。

该时钟提供定时芯片元件，过滤器等。的Xtal

不能使用与24针的版本。各种的Xtal频率会

使用这种设备。参见表5采样率的变化。

中断请求该引脚的输出指示中断状态

以单片机通过去logic'0 “ 。这种“线或能”输出，

使多达8个外设中断1端口上的连接

微控制器。该引脚为开漏输出。因此，它具有低的

阻抗下拉到逻辑“0”时有效和高阻抗

当处于非活动状态。通过这一功能表示条件电源读数

准备好了，玩命令完成，并存储命令完成。

这是C -BUS串行时钟输入。此时钟，通过所产生的

微控制器，用于定时的命令和数据传送到并

从DVSR编解码器。见时序图。时钟的要求各不相同

针对不同的MX802的功能。

这是从微控制器输入的C总线的串行数据。数据

加载到该设备中的8位字节， MSB （位7）首先，和LSB （位0）最后，

同步串行时钟。见时序图。

芯片选择：在C- BUS数据传输控制功能，这是输入

由微控制器提供。命令数据传输序列

开始，结束，或由CS信号中止。见时机

图。

这是C -BUS串行数据输出给单片机。该

的回复数据字节的传输是同步的串行数据

片选输入控制下的时钟。这三态输出S

在高阻抗保持在不将数据发送到微控制器。

见时序图。

这是芯片上的模拟电路的偏置系统的输出，保持

国内在V

DD

/ 2 。该引脚应去耦至V

SS

通过电容

C1 。参见图2 。

这是模拟信号输出。

这是音频（语音）输入。信号至该引脚必须交流

加上由电容C4和去耦V

SS

通过高频电容C6 。为

最佳噪声性能此输入应该从源驱动

小于100的阻抗？

负电源（ GND ）

DRAM的数据输入/ A0 /直达 - 此被连接到DRAM的数据

输入地址线A0 。由于没有使用DRAM ，该输出可

在直接访问模式的增量编码器数字数据输出。

直接访问控制是通过控制寄存器的字节1来实现，第7位。

RAS2

1

2

RAS1

写使能

XTAL

5

3

XTAL /时钟

6

4

IRQ

7

5

串行时钟

8

6

命令数据

9

7

CS

10

8

回复数据

11

9

V

BIAS

12

13

10

11

音频输出

AUDIO IN

14

15

12

13

V

SS

编码器输出

（ ENO ）

1998

MX -COM公司

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DVSR CODEC

5

MX802

J/LH8

16

LH

14

信号

解码器（ DEI ）

17

15

解码器时钟

（ DCK ） ：

描述

DRAM的数据输出/ A1 /直达 - ：此被连接到DRAM的

数据输出和地址线A1 。由于没有使用DRAM ，该引脚为

可在直接访问模式的三角洲解码器时钟输入。

直接访问控制是通过控制寄存器的字节1来实现，第6位。

DRAM A2 /直接访问 - 这是DRAM地址线A2 。没有

DRAM采用，该引脚可在直接访问模式作为

三角洲解码器时钟输入。直接访问控制是通过控制实现

寄存器的字节1 ，第6位。

DRAM A3 /直接访问：这是DRAM地址线A3 。没有

DRAM采用，该引脚可在直接访问模式作为

台达编码器时钟输出。直接访问控制是通过实现

控制寄存器的字节1 ，第6位。

DRAM地址线4 。

DRAM地址线5条。

DRAM地址线6 。

DRAM地址线7 。

DRAM地址线8条。

行ADDRES秒频闪4 ：该引脚应连接到行

第四1Mbit的DRAM芯片的地址选通输入（如果使用的话） 。

行ADDRES秒频闪3 ：该引脚应连接到行

第三1Mbit的DRAM芯片的地址选通输入（如果使用的话） 。

这是DRAM地址线A9 。该引脚未连接时，

256kbit DRAM的使用。注意：为了简化PCB布局， DRAM

地址输入端A0 -A8 ，可以在任何物理以便将连接

DVSR编解码器输出引脚A0 -A8 。

列地址选通：这是DRAM的列地址选通

引脚。它应该连接到所有DRAM芯片的CAS管脚。

正电源。一个单一的，稳定的+5伏电源是必需的。水平和

在DVSR编解码器内的电压取决于该电源。

表1：信号列表

18

16

编码器时钟

（ ECK ）

19

20

21

22

23

24

25

26

17

18

19

20

21

DRAM A4

DRAM A5

DRAM A6

DRAM A7

DRAM A8

RAS4

RAS3

22

DRAM A9

27

28

23

24

CAS

V

DD

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所有商标与服务标记均为其各自公司持有。

数据公报

MX802

特点











DVSR （数据/语音存储和检索）

编解码器

CVSD编解码器编码器和解码器

控制和定时电路4Mbits

外部DRAM的

低功耗工作

DBS800家庭成员（ C- BUS

兼容）













DVSR CODEC

应用

电话应答机，其中传入

语音消息存储供以后调用

忙缓冲，其中出射

语音消息被暂时存储

自动变速器的预录

报警或状态信息。

时域加扰的讲话

消息

VOX控制发射器功能

临时数据存储，如

过空气数据传输的缓冲

IRQ

XTAL / XTAL

时钟

音频

IN

音频

OUT

串行

时钟

命令

数据

REPLY

数据

CS

C- BUS接口和控制逻辑

时钟

发电机

播放

命令

卜FF器

商店

命令

卜FF器

控制

注册

状态

注册

数据

读

计数器

数据

写

计数器

演讲

播放

计数器

演讲

商店

计数器

ENCODE

时钟

动力

ASSESS

编码器，解码器

时钟

时钟

MOD

解码

时钟

解调

空闲

图案

DRAM控制和定时

直接访问时钟和数据

WE CAS RAS1 RAS2 RAS3 RAS4

A9

A8

A7

A6

A5

DRAM数据输入/

A0/ENO

A4 A3 / ECK A2 / DCK

（编码器

OUT ）

DRAM数据输出/

A1/DEI

（解码器

IN）

V

DD

V

BIAS

V

SS

DRAM地址线

在MX802数据/语音存储和检索（ DVSR ）编解码器包含一个连续可变斜率增量

调制（ CVSD ）编码器和解码器以及可容纳的外部4Mbits控制和定时电路

DRAM 。作为DBS800系列中的一员，它也包含接口和控制逻辑为“ C总线”串行

界面。

当与外部DRAM使用， theMX802有四个主要功能：语音存储，语音后仰，

数据存储和数据检索。语音存储与回放可同时与执行

数据存储或检索。

片上的增量编解码器所支持的输入和输出模拟开关电容滤波器和音频输出

开关电路。 DRAM控制和定时电路提供所有必要的地址，控制和

刷新信号接口到外部DRAM 。

的MX802 ，也可以使用不带的DRAM （作为一个“独立”的CVSD编解码器） ，在这种情况下，直接进入

被提供给CVSD编解码器的数字数据信号和时钟信号。所有信号都通过“C - BUS ”控制

从系统微控制器的命令。

该MX802可以与5.0V的电源使用，在下面的软件包可供选择：

24引脚PLCC （ MX802LH ） ， 28引脚PLCC （ MX802LH8 ） ，以及28引脚PDIP （ MX802P ） 。

1998

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所有商标与服务标记均为其各自公司持有。

DVSR CODEC

2

MX802

目录

部分

页面

1座Diagram................................................................................................................ 3

2信号List....................................................................................................................... 4

3外部Components.................................................................................................... 6

4一般Description....................................................................................................... 7

4.1

控制协议............................................................................................................. 8

4.1.1

4.1.2

4.1.3

4.1.4

Address/Commands............................................................................................................... 8

操作DRAM............................................................................................................. 8

演讲................................................................................................................................... 9

数据Handling....................................................................................................................... 10

总复位...................................................................................................................... 12

直接访问....................................................................................................................... 12

玩Counter......................................................................................................................... 12

DRAM控制...................................................................................................................... 12

编解码器省电................................................................................................................ 12

命令中断使能............................................... .................................................. 12

存储和播放语音同步............................................. ................................. 12

解码器和编码器Control.............................................................................................. 12

时间压缩语音的.............................................. ................................................ 15

中断.............................................................................................................................. 15

动力Register..................................................................................................................... 15

4.2

写入控制寄存器.............................................. .................................................. ... 12

4.2.1

4.2.2

4.2.3

4.2.4

4.2.5

4.2.6

4.2.7

4.2.8

4.3

4.4

编码器和解码器控制：模拟量输入输出控制..................................... 14

4.3.1

4.4.1

4.4.2

读状态寄存器........................................................................................................ 15

5应用 - 编解码器性能............................................. ................................ 17

6性能Specifications........................................................................................ 19

6.1

电动Specifications..................................................................................................... 19

6.1.1

6.1.2

6.1.3

6.1.4

绝对最大极限............................................... .................................................. ... 19

操作限制................................................................................................................... 19

操作Characteristics..................................................................................................... 20

Timing................................................................................................................................... 21

6.2

Packages........................................................................................................................... 23

MXCOM ， Inc.保留随时更改，恕不另行通知。

1998

MX -COM公司

www.mxcom.com电话： 800 638 5577 336 744 5050传真： 336 744 5054

文档。 ＃ 20480033.008

4800 Bethania站前路，温斯顿 - 塞勒姆，NC 27105-1201 USA

所有商标与服务标记均为其各自公司持有。

DVSR CODEC

3

MX802

1框图

串行

时钟

命令

数据

REPLY

数据

CS

IRQ

XTAL / XTAL

时钟

音频

IN

音频

OUT

C- BUS接口和控制逻辑

时钟

发电机

播放

命令

卜FF器

商店

命令

卜FF器

控制

注册

状态

注册

数据

读

计数器

数据

写

计数器

演讲

播放

计数器

演讲

商店

计数器

ENCODE

时钟

动力

ASSESS

编码器，解码器

时钟

时钟

MOD

解码

时钟

解调

空闲

图案

DRAM控制和定时

直接访问时钟和数据

WE CAS RAS1 RAS2 RAS3 RAS4

A9

A8

A7

A6

A5

DRAM数据输入/

A0/ENO

A4 A3 / ECK A2 / DCK

（编码器

OUT ）

DRAM数据输出/

A1/DEI

（解码器

IN）

V

DD

V

BIAS

V

SS

DRAM地址线

图1 ：框图

1998

MX -COM公司

www.mxcom.com电话： 800 638 5577 336 744 5050传真： 336 744 5054

文档。 ＃ 20480033.008

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所有商标与服务标记均为其各自公司持有。

DVSR CODEC

4

MX802

2信号列表

J/LH8

1

2

3

4

LH

信号

描述

行ADDRES秒频闪2 ，该引脚应连接到行

第二1Mbit的DRAM芯片的地址选通输入（如果使用的话） 。

行地址选通脉冲1 ，该引脚被连接到行

解决第一个DRAM芯片选通输入。

（W E）读/写控制引脚的DRAM 。

这是在片内的时钟振荡器的4.0MHz的输出。外

组件都需要在输出时的Xtal被使用。一的Xtal

不能使用与24针的版本。

这是输入到芯片上的时钟振荡器的反相器。一个4.0MHz的Xtal

或外部来源的时钟应在此连接。参见图2 。

该时钟提供定时芯片元件，过滤器等。的Xtal

不能使用与24针的版本。各种的Xtal频率会

使用这种设备。参见表5采样率的变化。

中断请求该引脚的输出指示中断状态

以单片机通过去logic'0 “ 。这种“线或能”输出，

使多达8个外设中断1端口上的连接

微控制器。该引脚为开漏输出。因此，它具有低的

阻抗下拉到逻辑“0”时有效和高阻抗

当处于非活动状态。通过这一功能表示条件电源读数

准备好了，玩命令完成，并存储命令完成。

这是C -BUS串行时钟输入。此时钟，通过所产生的

微控制器，用于定时的命令和数据传送到并

从DVSR编解码器。见时序图。时钟的要求各不相同

针对不同的MX802的功能。

这是从微控制器输入的C总线的串行数据。数据

加载到该设备中的8位字节， MSB （位7）首先，和LSB （位0）最后，

同步串行时钟。见时序图。

芯片选择：在C- BUS数据传输控制功能，这是输入

由微控制器提供。命令数据传输序列

开始，结束，或由CS信号中止。见时机

图。

这是C -BUS串行数据输出给单片机。该

的回复数据字节的传输是同步的串行数据

片选输入控制下的时钟。这三态输出S

在高阻抗保持在不将数据发送到微控制器。

见时序图。

这是芯片上的模拟电路的偏置系统的输出，保持

国内在V

DD

/ 2 。该引脚应去耦至V

SS

通过电容

C1 。参见图2 。

这是模拟信号输出。

这是音频（语音）输入。信号至该引脚必须交流

加上由电容C4和去耦V

SS

通过高频电容C6 。为

最佳噪声性能此输入应该从源驱动

小于100的阻抗？

负电源（ GND ）

DRAM的数据输入/ A0 /直达 - 此被连接到DRAM的数据

输入地址线A0 。由于没有使用DRAM ，该输出可

在直接访问模式的增量编码器数字数据输出。

直接访问控制是通过控制寄存器的字节1来实现，第7位。

RAS2

1

2

RAS1

写使能

XTAL

5

3

XTAL /时钟

6

4

IRQ

7

5

串行时钟

8

6

命令数据

9

7

CS

10

8

回复数据

11

9

V

BIAS

12

13

10

11

音频输出

AUDIO IN

14

15

12

13

V

SS

编码器输出

（ ENO ）

1998

MX -COM公司

www.mxcom.com电话： 800 638 5577 336 744 5050传真： 336 744 5054

文档。 ＃ 20480033.008

4800 Bethania站前路，温斯顿 - 塞勒姆，NC 27105-1201 USA

所有商标与服务标记均为其各自公司持有。

DVSR CODEC

5

MX802

J/LH8

16

LH

14

信号

解码器（ DEI ）

17

15

解码器时钟

（ DCK ） ：

描述

DRAM的数据输出/ A1 /直达 - ：此被连接到DRAM的

数据输出和地址线A1 。由于没有使用DRAM ，该引脚为

可在直接访问模式的三角洲解码器时钟输入。

直接访问控制是通过控制寄存器的字节1来实现，第6位。

DRAM A2 /直接访问 - 这是DRAM地址线A2 。没有

DRAM采用，该引脚可在直接访问模式作为

三角洲解码器时钟输入。直接访问控制是通过控制实现

寄存器的字节1 ，第6位。

DRAM A3 /直接访问：这是DRAM地址线A3 。没有

DRAM采用，该引脚可在直接访问模式作为

台达编码器时钟输出。直接访问控制是通过实现

控制寄存器的字节1 ，第6位。

DRAM地址线4 。

DRAM地址线5条。

DRAM地址线6 。

DRAM地址线7 。

DRAM地址线8条。

行ADDRES秒频闪4 ：该引脚应连接到行

第四1Mbit的DRAM芯片的地址选通输入（如果使用的话） 。

行ADDRES秒频闪3 ：该引脚应连接到行

第三1Mbit的DRAM芯片的地址选通输入（如果使用的话） 。

这是DRAM地址线A9 。该引脚未连接时，

256kbit DRAM的使用。注意：为了简化PCB布局， DRAM

地址输入端A0 -A8 ，可以在任何物理以便将连接

DVSR编解码器输出引脚A0 -A8 。

列地址选通：这是DRAM的列地址选通

引脚。它应该连接到所有DRAM芯片的CAS管脚。

正电源。一个单一的，稳定的+5伏电源是必需的。水平和

在DVSR编解码器内的电压取决于该电源。

表1：信号列表

18

16

编码器时钟

（ ECK ）

19

20

21

22

23

24

25

26

17

18

19

20

21

DRAM A4

DRAM A5

DRAM A6

DRAM A7

DRAM A8

RAS4

RAS3

22

DRAM A9

27

28

23

24

CAS

V

DD

1998

MX -COM公司

www.mxcom.com电话： 800 638 5577 336 744 5050传真： 336 744 5054

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4800 Bethania站前路，温斯顿 - 塞勒姆，NC 27105-1201 USA

所有商标与服务标记均为其各自公司持有。

数据公报

MX802

特点











DVSR （数据/语音存储和检索）

编解码器

CVSD编解码器编码器和解码器

控制和定时电路4Mbits

外部DRAM的

低功耗工作

DBS800家庭成员（ C- BUS

兼容）













DVSR CODEC

应用

电话应答机，其中传入

语音消息存储供以后调用

忙缓冲，其中出射

语音消息被暂时存储

自动变速器的预录

报警或状态信息。

时域加扰的讲话

消息

VOX控制发射器功能

临时数据存储，如

过空气数据传输的缓冲

IRQ

XTAL / XTAL

时钟

音频

IN

音频

OUT

串行

时钟

命令

数据

REPLY

数据

CS

C- BUS接口和控制逻辑

时钟

发电机

播放

命令

卜FF器

商店

命令

卜FF器

控制

注册

状态

注册

数据

读

计数器

数据

写

计数器

演讲

播放

计数器

演讲

商店

计数器

ENCODE

时钟

动力

ASSESS

编码器，解码器

时钟

时钟

MOD

解码

时钟

解调

空闲

图案

DRAM控制和定时

直接访问时钟和数据

WE CAS RAS1 RAS2 RAS3 RAS4

A9

A8

A7

A6

A5

DRAM数据输入/

A0/ENO

A4 A3 / ECK A2 / DCK

（编码器

OUT ）

DRAM数据输出/

A1/DEI

（解码器

IN）

V

DD

V

BIAS

V

SS

DRAM地址线

在MX802数据/语音存储和检索（ DVSR ）编解码器包含一个连续可变斜率增量

调制（ CVSD ）编码器和解码器以及可容纳的外部4Mbits控制和定时电路

DRAM 。作为DBS800系列中的一员，它也包含接口和控制逻辑为“ C总线”串行

界面。

当与外部DRAM使用， theMX802有四个主要功能：语音存储，语音后仰，

数据存储和数据检索。语音存储与回放可同时与执行

数据存储或检索。

片上的增量编解码器所支持的输入和输出模拟开关电容滤波器和音频输出

开关电路。 DRAM控制和定时电路提供所有必要的地址，控制和

刷新信号接口到外部DRAM 。

的MX802 ，也可以使用不带的DRAM （作为一个“独立”的CVSD编解码器） ，在这种情况下，直接进入

被提供给CVSD编解码器的数字数据信号和时钟信号。所有信号都通过“C - BUS ”控制

从系统微控制器的命令。

该MX802可以与5.0V的电源使用，在下面的软件包可供选择：

24引脚PLCC （ MX802LH ） ， 28引脚PLCC （ MX802LH8 ） ，以及28引脚PDIP （ MX802P ） 。

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DVSR CODEC

2

MX802

目录

部分

页面

1座Diagram................................................................................................................ 3

2信号List....................................................................................................................... 4

3外部Components.................................................................................................... 6

4一般Description....................................................................................................... 7

4.1

控制协议............................................................................................................. 8

4.1.1

4.1.2

4.1.3

4.1.4

Address/Commands............................................................................................................... 8

操作DRAM............................................................................................................. 8

演讲................................................................................................................................... 9

数据Handling....................................................................................................................... 10

总复位...................................................................................................................... 12

直接访问....................................................................................................................... 12

玩Counter......................................................................................................................... 12

DRAM控制...................................................................................................................... 12

编解码器省电................................................................................................................ 12

命令中断使能............................................... .................................................. 12

存储和播放语音同步............................................. ................................. 12

解码器和编码器Control.............................................................................................. 12

时间压缩语音的.............................................. ................................................ 15

中断.............................................................................................................................. 15

动力Register..................................................................................................................... 15

4.2

写入控制寄存器.............................................. .................................................. ... 12

4.2.1

4.2.2

4.2.3

4.2.4

4.2.5

4.2.6

4.2.7

4.2.8

4.3

4.4

编码器和解码器控制：模拟量输入输出控制..................................... 14

4.3.1

4.4.1

4.4.2

读状态寄存器........................................................................................................ 15

5应用 - 编解码器性能............................................. ................................ 17

6性能Specifications........................................................................................ 19

6.1

电动Specifications..................................................................................................... 19

6.1.1

6.1.2

6.1.3

6.1.4

绝对最大极限............................................... .................................................. ... 19

操作限制................................................................................................................... 19

操作Characteristics..................................................................................................... 20

Timing................................................................................................................................... 21

6.2

Packages........................................................................................................................... 23

MXCOM ， Inc.保留随时更改，恕不另行通知。

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3

MX802

1框图

串行

时钟

命令

数据

REPLY

数据

CS

IRQ

XTAL / XTAL

时钟

音频

IN

音频

OUT

C- BUS接口和控制逻辑

时钟

发电机

播放

命令

卜FF器

商店

命令

卜FF器

控制

注册

状态

注册

数据

读

计数器

数据

写

计数器

演讲

播放

计数器

演讲

商店

计数器

ENCODE

时钟

动力

ASSESS

编码器，解码器

时钟

时钟

MOD

解码

时钟

解调

空闲

图案

DRAM控制和定时

直接访问时钟和数据

WE CAS RAS1 RAS2 RAS3 RAS4

A9

A8

A7

A6

A5

DRAM数据输入/

A0/ENO

A4 A3 / ECK A2 / DCK

（编码器

OUT ）

DRAM数据输出/

A1/DEI

（解码器

IN）

V

DD

V

BIAS

V

SS

DRAM地址线

图1 ：框图

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4

MX802

2信号列表

J/LH8

1

2

3

4

LH

信号

描述

行ADDRES秒频闪2 ，该引脚应连接到行

第二1Mbit的DRAM芯片的地址选通输入（如果使用的话） 。

行地址选通脉冲1 ，该引脚被连接到行

解决第一个DRAM芯片选通输入。

（W E）读/写控制引脚的DRAM 。

这是在片内的时钟振荡器的4.0MHz的输出。外

组件都需要在输出时的Xtal被使用。一的Xtal

不能使用与24针的版本。

这是输入到芯片上的时钟振荡器的反相器。一个4.0MHz的Xtal

或外部来源的时钟应在此连接。参见图2 。

该时钟提供定时芯片元件，过滤器等。的Xtal

不能使用与24针的版本。各种的Xtal频率会

使用这种设备。参见表5采样率的变化。

中断请求该引脚的输出指示中断状态

以单片机通过去logic'0 “ 。这种“线或能”输出，

使多达8个外设中断1端口上的连接

微控制器。该引脚为开漏输出。因此，它具有低的

阻抗下拉到逻辑“0”时有效和高阻抗

当处于非活动状态。通过这一功能表示条件电源读数

准备好了，玩命令完成，并存储命令完成。

这是C -BUS串行时钟输入。此时钟，通过所产生的

微控制器，用于定时的命令和数据传送到并

从DVSR编解码器。见时序图。时钟的要求各不相同

针对不同的MX802的功能。

这是从微控制器输入的C总线的串行数据。数据

加载到该设备中的8位字节， MSB （位7）首先，和LSB （位0）最后，

同步串行时钟。见时序图。

芯片选择：在C- BUS数据传输控制功能，这是输入

由微控制器提供。命令数据传输序列

开始，结束，或由CS信号中止。见时机

图。

这是C -BUS串行数据输出给单片机。该

的回复数据字节的传输是同步的串行数据

片选输入控制下的时钟。这三态输出S

在高阻抗保持在不将数据发送到微控制器。

见时序图。

这是芯片上的模拟电路的偏置系统的输出，保持

国内在V

DD

/ 2 。该引脚应去耦至V

SS

通过电容

C1 。参见图2 。

这是模拟信号输出。

这是音频（语音）输入。信号至该引脚必须交流

加上由电容C4和去耦V

SS

通过高频电容C6 。为

最佳噪声性能此输入应该从源驱动

小于100的阻抗？

负电源（ GND ）

DRAM的数据输入/ A0 /直达 - 此被连接到DRAM的数据

输入地址线A0 。由于没有使用DRAM ，该输出可

在直接访问模式的增量编码器数字数据输出。

直接访问控制是通过控制寄存器的字节1来实现，第7位。

RAS2

1

2

RAS1

写使能

XTAL

5

3

XTAL /时钟

6

4

IRQ

7

5

串行时钟

8

6

命令数据

9

7

CS

10

8

回复数据

11

9

V

BIAS

12

13

10

11

音频输出

AUDIO IN

14

15

12

13

V

SS

编码器输出

（ ENO ）

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5

MX802

J/LH8

16

LH

14

信号

解码器（ DEI ）

17

15

解码器时钟

（ DCK ） ：

描述

DRAM的数据输出/ A1 /直达 - ：此被连接到DRAM的

数据输出和地址线A1 。由于没有使用DRAM ，该引脚为

可在直接访问模式的三角洲解码器时钟输入。

直接访问控制是通过控制寄存器的字节1来实现，第6位。

DRAM A2 /直接访问 - 这是DRAM地址线A2 。没有

DRAM采用，该引脚可在直接访问模式作为

三角洲解码器时钟输入。直接访问控制是通过控制实现

寄存器的字节1 ，第6位。

DRAM A3 /直接访问：这是DRAM地址线A3 。没有

DRAM采用，该引脚可在直接访问模式作为

台达编码器时钟输出。直接访问控制是通过实现

控制寄存器的字节1 ，第6位。

DRAM地址线4 。

DRAM地址线5条。

DRAM地址线6 。

DRAM地址线7 。

DRAM地址线8条。

行ADDRES秒频闪4 ：该引脚应连接到行

第四1Mbit的DRAM芯片的地址选通输入（如果使用的话） 。

行ADDRES秒频闪3 ：该引脚应连接到行

第三1Mbit的DRAM芯片的地址选通输入（如果使用的话） 。

这是DRAM地址线A9 。该引脚未连接时，

256kbit DRAM的使用。注意：为了简化PCB布局， DRAM

地址输入端A0 -A8 ，可以在任何物理以便将连接

DVSR编解码器输出引脚A0 -A8 。

列地址选通：这是DRAM的列地址选通

引脚。它应该连接到所有DRAM芯片的CAS管脚。

正电源。一个单一的，稳定的+5伏电源是必需的。水平和

在DVSR编解码器内的电压取决于该电源。

表1：信号列表

18

16

编码器时钟

（ ECK ）

19

20

21

22

23

24

25

26

17

18

19

20

21

DRAM A4

DRAM A5

DRAM A6

DRAM A7

DRAM A8

RAS4

RAS3

22

DRAM A9

27

28

23

24

CAS

V

DD

1998

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