ADVANCE
8 ， 16 MEG X 72
注册的DIMM SDRAM
同步
DRAM模块
特点
符合JEDEC标准的168针，双列直插式存储器
模块（DIMM）
PC133-和PC100兼容
注册输入一个时钟延迟
相位锁定回路（PLL ）时钟驱动器，以减少
加载中
采用133 MHz和125 MHz的SDRAM康波
堂费
ECC优化的引脚排列
64MB （ 8梅格X 72 ）和128MB （ 16兆X 72 ）
单+ 3.3V ± 0.3V电源
完全同步;所有信号上注册
PLL时钟的上升沿
内部流水线操作;可以列地址
可以改变每个时钟周期
内置SDRAM银行隐藏行存取/
预充电
可编程突发长度： 1 ， 2 ， 4 ， 8 ，或整页
自动预充电和自动刷新模式
自刷新模式
64毫秒， 4096周期刷新
LVTTL兼容的输入和输出
串行存在检测（ SPD ）
MT9LSDT872 ， MT9LSDT1672
对于最新的数据资料，请参考美光网络
网站：
www.micronsemi.com/datasheets/datasheet.html
引脚配置（前视图）
168针DIMM
选项
包
168针DIMM （金）
频率/ CAS延迟*
133兆赫/ CL = 2
（ 7.5ns ， 133 MHz的SDRAM芯片）
133兆赫/ CL = 3
（ 7.5ns ， 133 MHz的SDRAM芯片）
100兆赫/ CL = 2
（为8ns ， 125MHz的SDRAM ）
记号
G
-13E
-133
-10E
*设备只能等待时间;由于需要输入寄存器额外的时钟周期。
KEY SDRAM组件
时序参数
模块
记号
-13E
-133
-10E
速度
GRADE
-7E
-75
-8E
CAS
潜伏期
2
3
2
ACCESS
时间
5.4ns
5.4ns
6ns
格局
时间
1.5ns
1.5ns
2ns
HOLD
时间
0.8ns
0.8ns
1ns
针
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
31
32
33
34
35
36
37
38
39
40
41
42
符号
V
SS
DQ0
DQ1
DQ2
DQ3
V
DD
DQ4
DQ5
DQ6
DQ7
DQ8
V
SS
DQ9
DQ10
DQ11
DQ12
DQ13
V
DD
DQ14
DQ15
CB0
CB1
V
SS
NC
NC
V
DD
WE＃
DQMB0
DQMB1
S0#
DNU
V
SS
A0
A2
A4
A6
A8
A10
BA1
V
DD
V
DD
CK0
引脚符号
43
V
SS
44
DNU
45
S2#
46
DQMB2
47
DQMB3
48
DNU
49
V
DD
50
NC
51
NC
52
CB2
53
CB3
54
V
SS
55
DQ16
56
DQ17
57
DQ18
58
DQ19
59
V
DD
60
DQ20
61
NC
62
NC
63 RFU （ CKE1 ）
64
V
SS
65
DQ21
66
DQ22
67
DQ23
68
V
SS
69
DQ24
70
DQ25
71
DQ26
72
DQ27
73
V
DD
74
DQ28
75
DQ29
76
DQ30
77
DQ31
78
V
SS
79
CK2
80
NC
81
WP
82
SDA
83
SCL
84
V
DD
针
85
86
87
88
89
90
91
92
93
94
95
96
97
98
99
100
101
102
103
104
105
106
107
108
109
110
111
112
113
114
115
116
117
118
119
120
121
122
123
124
125
126
符号
V
SS
DQ32
DQ33
DQ34
DQ35
V
DD
DQ36
DQ37
DQ38
DQ39
DQ40
V
SS
DQ41
DQ42
DQ43
DQ44
DQ45
V
DD
DQ46
DQ47
CB4
CB5
V
SS
NC
NC
V
DD
CAS ＃
DQMB4
DQMB5
RFU （ S1 ＃ ）
RAS ＃
V
SS
A1
A3
A5
A7
A9
BA0
A11
V
DD
CK1
RFU （ A12 ）
针
127
128
129
130
131
132
133
134
135
136
137
138
139
140
141
142
143
144
145
146
147
148
149
150
151
152
153
154
155
156
157
158
159
160
161
162
163
164
165
166
167
168
符号
V
SS
CKE0
RFU （ S3 ＃ ）
DQMB6
DQMB7
RFU （ A13 ）
V
DD
NC
NC
CB6
CB7
V
SS
DQ48
DQ49
DQ50
DQ51
V
DD
DQ52
NC
NC
雷杰
V
SS
DQ53
DQ54
DQ55
V
SS
DQ56
DQ57
DQ58
DQ59
V
DD
DQ60
DQ61
DQ62
DQ63
V
SS
CK3
NC
SA0
SA1
SA2
V
DD
注意：
括号中的符号上，这些模块不使用，但也可使用
对于该产品系列的其他模块。他们是仅供参考。
8 ， 16梅格X 72 PC133 / PC100 SDRAM注册的DIMM
ZM28_3.p65 - 修订版4/00
1
美光科技公司保留更改产品或规格，恕不另行通知。
1999年，美光科技公司
ADVANCE
8 ， 16 MEG X 72
注册的DIMM SDRAM
产品编号
产品型号
MT9LSDT872G-13E__
MT9LSDT872G-133__
MT9LSDT872G-10E__
MT9LSDT1672G-13E__
MT9LSDT1672G-133__
MT9LSDT1672G-10E__
CON组fi guration
8梅格X 72
8梅格X 72
8梅格X 72
16梅格X 72
16梅格X 72
16梅格X 72
系统总线速度
133兆赫
133兆赫
100兆赫
133兆赫
133兆赫
100兆赫
注意：
所有的零件号结束与一个两位置的代码（未
示出） ，指定元件和印刷电路板的修订版。
对于当前版本的代码，请咨询工厂。例如：
MT9LSDT1672G-133B1
时钟周期，实现了高速的，完全的随机访问。
预充电一个存储在访问其他的一个
三家银行将隐藏预充电的周期和亲
韦迪无缝，高速随机存取操作。
这些模块被设计在3.3V操作，低
断电记忆系统。自动刷新模式是亲
vided ，随着节电，省电模式。
所有输入和输出都是LVTTL兼容。
SDRAM模块提供的DRAM重大进展
经营业绩，包括能力
同步地以高的数据速率与突发数据
自动列地址的产生，能够
为了隐藏内部银行之间的交错
预充电时间，并且能随意改变
突发期间，在每个时钟周期的列地址
访问。有关SDRAM更多信息操作
化，指的是64兆和128兆SDRAM的数据表。
概述
该MT9LSDT872和MT9LSDT1672是高速
CMOS ，动态随机访问， 64MB和128MB
组织在X72配置的回忆。这些MOD-
ULES使用内部配置四银行用的SDRAM
同步接口（所有信号被登记在
时钟信号CK0上升沿） 。
读取和写入访问到SDRAM模块
爆导向;存取开始在一个选定的位置和
持续的地点在一个设定的号码
编程序列。访问开始与registra-
积极的命令，这是随后的化
通过读或写命令。地址位寄存器
羊羔暗合了ACTIVE命令是用来
选择银行和行访问（ BA0 ， BA1选择
银行， A0 -A11选择行） 。地址位
有读或写的COM注册重合
命令是用来选择用于起始列位置
突发的访问。
这些模块提供可编程只读或
的1 ，2，4 ，或8的位置，或完全写突发长度
页面上，一阵终止选项。自动预充电
功能可被使能，以提供一个自定时排
预充电是在脉冲结束时启动的SE-
quence 。
这些模块使用内部流水线结构
以实现高速操作。此架构是
与预取的架构中的2n规则兼容的，但
这也让列地址在每次改变
PLL和寄存器操作
这些模块可以操作的注册
模式（雷杰引脚为高电平） ，其中控制/地址
输入信号被锁存到寄存器一个崛起
时钟沿发送到在SDRAM器件
在下一个时钟的上升沿（数据存取延迟一个
钟） ，或在缓冲模式（ REGE引脚为低电平），其中所述
输入信号通过寄存器/缓冲器向
在相同的时钟SDRAM器件。一个锁相环
（PLL）上的模块被用来重新驱动时钟信号
到SDRAM设备，以尽量减少系统时钟装
（ CK0被连接到PLL和CK1 ， CK2和CK3是
终止）。
串行存在检测操作
这些模块整合串行存在检测
（ SPD ） 。该SPD功能使用实现2,048-
位EEPROM 。这非易失性存储设备中包含
256个字节。第128个字节可以由被编程
美光识别模块类型和各种SDRAM
组织和定时参数。其余
都可以由客户使用128字节的存储空间。
主系统之间的读/写操作
（系统逻辑）和从EEPROM器件（DIMM）
通过使用DIMM的SCL标准的IIC总线发生
（时钟）和SDA （数据）信号，连同SA （2 ：0），
它提供八个不同的DIMM / EEPROM地址。
8 ， 16梅格X 72 PC133 / PC100 SDRAM注册的DIMM
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注册的DIMM SDRAM
SPD时钟和数据约定
SDA线上只能在改变数据状态
SCL为低电平。在SCL为高电平，SDA状态的改变是
保留用于指示启动和停止条件（图 -
量1个和2）。
SPD ACKNOWLEDGE
确认用于一个软件约定
表明成功的数据传输。发射
设备，无论是主机或从机，会后释放总线
发送8比特。在第九个时钟周期，
接收器将SDA线为低电平承认
它接收到的8位数据（图3） 。
社民党设备将始终以一个应答响应
识别的启动条件之后，知识和
它的从机地址。如果设备和写这两个
操作已被选中， SPD设备将重新
有反应与每接收后，确认
随后的8位字。在读取模式中的SPD
设备将发送8个数据位，释放SDA
线和监控线确认。如果一个
确认检测，并没有停止条件
由主机产生，从机将继续
发送数据。如果确认没有检测到，则
从将终止进一步的数据传输和
等待停止状态恢复到备用电源
模式。
SPD启动条件
所有的命令都冠以启动条件，
这是当SDA SCL高电平到低电平转换
为HIGH 。社民党设备持续监控
启动条件，也不会SDA和SCL线
响应任何命令，直到这个条件有
得到了满足。
SPD停止条件
所有通信都通过一个止动端的CON-
DITION ，这是SDA由低到高的转变
当SCL为高电平。停止条件也被用于
将SPD器件进入待机功耗模式。
SCL
SCL
SDA
数据稳定
数据
变化
数据稳定
SDA
开始
位
停止
位
图1
数据有效性
图2
启动和停止的定义
SCL从主
8
9
数据输出
来自发射机
数据输出
来自接收机
应答
科幻gure 3
确认响应从接收机
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注册的DIMM SDRAM
功能框图
MT9LSDT872 （ 64MB ）和MT9LSDT1672 （ 128MB ）
RS0#
RDQMB0
DQ0
DQ1
DQ2
DQ3
DQ4
DQ5
DQ6
DQ7
RDQMB1
DQ8
DQ9
DQ10
DQ11
DQ12
DQ13
DQ14
DQ15
DQM CS ＃
DQ0
DQ1 U2
DQ2
DQ3
DQ4
DQ5
DQ6
DQ7
DQM CS ＃
DQ0
DQ1 U12
DQ2
DQ3
DQ4
DQ5
DQ6
DQ7
RDQMB6
DQM CS ＃
DQ0
DQ1 U3
DQ2
DQ3
DQ4
DQ5
DQ6
DQ7
DQM CS ＃
DQ0
DQ1 U4
DQ2
DQ3
DQ4
DQ5
DQ6
DQ7
DQ48
DQ49
DQ50
DQ51
DQ52
DQ53
DQ54
DQ55
RDQMB7
DQ56
DQ57
DQ58
DQ59
DQ60
DQ61
DQ62
DQ63
DQM CS ＃
DQ0
DQ1 U10
DQ2
DQ3
DQ4
DQ5
DQ6
DQ7
DQM CS ＃
DQ0
DQ1 U11
DQ2
DQ3
DQ4
DQ5
DQ6
DQ7
DQM CS ＃
DQ0
DQ1 U1
DQ2
DQ3
DQ4
DQ5
DQ6
DQ7
RDQMB4
DQ32
DQ33
DQ34
DQ35
DQ36
DQ37
DQ38
DQ39
RDQMB5
DQ40
DQ41
DQ42
DQ43
DQ44
DQ45
DQ46
DQ47
DQM CS ＃
DQ0
DQ1 U13
DQ2
DQ3
DQ4
DQ5
DQ6
DQ7
DQM CS ＃
DQ0
DQ1 U14
DQ2
DQ3
DQ4
DQ5
DQ6
DQ7
CB0
CB1
CB2
CB3
CB4
CB5
CB6
CB7
RS2#
RDQMB2
DQ16
DQ17
DQ18
DQ19
DQ20
DQ21
DQ22
DQ23
RDQMB3
DQ24
DQ25
DQ26
DQ27
DQ28
DQ29
DQ30
DQ31
U5, U7
RAS ＃
CAS ＃
CKE0
WE＃
A0-A11
BA0
BA1
S0#, S2#
DQMB0-DQMB7
PLL CLK
10K
V
DD
雷杰
U8
R
E
G
I
S
T
E
R
RRAS ＃ ： SDRAM的U0 - U8
RCAS ＃ ： SDRAM的U0 - U8
RCKE0 ： SDRAM的U0 - U8
RWE ＃ ： SDRAM的U0 - U8
RA0 - RA11 ： SDRAM的U0 - U8
RBA0 ： SDRAM的U0 - U8
RBA1 ： SDRAM的U0 - U8
RS0 ＃ ， RS2 ＃
RDQMB0-RDQMB7
V
DD
SCL
WP
47K
SPD
U9
A0 A1 A2
SA0 SA1 SA2
V
SS
SDA
CK1-CK3
CK0
U6
PLL
12pF
SDRAM ×3
SDRAM ×3
SDRAM ×3
寄存器x 2
12pF
SDRAM的U0 -U8
SDRAM的U0 -U8
U0 - U8 = MT48LC8M8A2TG的SDRAM为64MB
U0 - U8 = MT48LC16M8A2TG的SDRAM为128MB
注意：
1.所有电阻值，除非另有说明10欧姆。
8 ， 16梅格X 72 PC133 / PC100 SDRAM注册的DIMM
ZM28_3.p65 - 修订版4/00
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8 ， 16 MEG X 72
注册的DIMM SDRAM
引脚说明
PIN号码
27, 111, 115
42, 79, 125, 163
128
符号
WE＃ ， CAS＃ ，
RAS ＃
CK0-CK3
CKE0
TYPE
输入
输入
输入
描述
输入命令： WE＃ ， RAS ＃ ，和CAS＃ （连同S0 ＃ ， S2 ＃ ）
定义所输入的命令。
时钟： CK0通过一个板上的PLL到所有设备分发。
CK1 ， CK3被终止。
时钟使能： CKE0激活（ HIGH）和停用（ LOW ）的
CK0信号。停用时钟提供掉电
自刷新操作（所有银行闲置）或时钟挂起
操作（突发正在进行中访问） 。 CKE0是同步的，除了
器件进入掉电和自刷新模式后，
其中， CKE0 ，直到退出后，同异步变
模式。输入缓冲器，包括CK0 ，是在禁用
断电和自刷新模式，提供低待机
力。
芯片选择： S0 ＃ ， S2 ＃启用（注册LOW ）和禁用
（注册HIGH ）命令解码器。所有的命令都
当S0 ＃ ， S2 ＃注册HIGH蒙面。 S0 ＃ ， S2 ＃是
的命令代码组成部分。
输入/输出面膜： DQMB是输入掩码信号写
访问和输出使能信号，用于读访问。输入
当DQMB是写在高采样数据被屏蔽
周期。输出缓冲器置于高阻抗状态（两个时钟
等待时间）时DQMB是在读周期采样为高。
银行地址： BA0和BA1定义到银行ACTIVE ，
读，写或预充电命令被应用。
地址输入： A0 - A11有效命令期间进行采样
（行地址A0 -A11 ）和读/写命令（列地址
A0 - A8 / A9 ， A10与定义自动预充电），选择一个
位置在各行的存储器阵列的。 A10是
预充电命令来确定这两个样本中
银行将被预充电（ A10 HIGH ） 。地址输入也
提供一个加载模式寄存器命令在操作码。
写保护：串行存在检测硬件写保护。
串行时钟用于在线检测： SCL用于同步的
存在检测的数据传输和从模块。
在线检测地址输入：这些引脚用来配置
存在检测设备。
注册启用。
数据的I / O ：数据总线。
30, 45
S0#, S2#
输入
28-29, 46-47,
112-113, 130-131
DQMB0-
DQMB7
输入
122, 39
33, 117, 34, 118, 35, 119,
36, 120, 37, 121, 38, 123
BA0 ， BA1
A0-A11
输入
输入
81
83
165-167
147
2-5, 7-11, 13-17, 19-20,
55-58, 60, 65-67, 69-72,
74-77, 86-89, 91-95,
97-101, 103-104,
139-142, 144, 149-151,
153-156, 158-161
21-22,0 52-53, 105-106,
136-137
WP
SCL
SA0-SA2
雷杰
DQ0-DQ63
输入
输入
输入
输入
输入/
产量
CB0-CB7
输入/
产量
校验位。
8 ， 16梅格X 72 PC133 / PC100 SDRAM注册的DIMM
ZM28_3.p65 - 修订版4/00
5
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