【CMOSMT9085PAC - 并行存取电路特点可配置为并行到串行或的1024个通道的串行 - 并行】,IC型号MT9085AP,MT9085AP PDF资料,MT9085AP经销商,ic,电子元器件-51电子网

CMOS

MT9085

PAC - 并行存取电路

特点

可配置为并行到串行或

的1024个通道的串行 - 并行转换

接口Mitel的MT9080开关矩阵

模块（ SMX ）。生成所有帧信号

在1K或2K开关应用所需

2.048兆位/ s或4.096 Mbit / s的串行数据速率

问题3

1993年1月

订购信息

MT9085AP

68引脚PLCC

-40 ° C至70℃

描述

敏迪ST- BUS 兼容的串行输入/输出

该MT9085的并行访问电路（ PAC ）提供

一个8位的并行时分之间的接口

复用总线和串行时分

多路公交车。单个PAC设备将接受

数据同步输出敏迪的并行总线上

MT9080 （ SMX ）和输出它32/16时分

多路串行总线流。可以在第二设备

被配置成执行从所述转换

串行格式转换为SMX兼容的并行格式。

时分，串行多路复用流可能

工作在2.048兆位/秒或4.096 Mbit / s的。在PAC

产生的SMX所需的所有帧信号

1024和2048通道配置。

应用

接口的MT9080开关矩阵模块，以

在ST- BUS系统

4兆比特/秒和2兆比特/秒之间的速率转换

串行数据流

接口并行系统总线设备

利用串行I / O

S30

S31

移

地址

解码器

C16

负载

C16

并行/串行

C4i

F0i

C16i

定时

GENERATION

C2o

C4o

F0o

DFPO

CFPO

MCA

MCB

CKD

2/4S

模式

控制

VSS

VDD

图1 - 功能框图

2-125

MT9085

CMOS

VSS

S10

S11

S12

S13

VDD

VSS

S14

S15

S16

S17

S18

S19

S20

S21

VSS

VDD

MCB

VSS

C2o

C4o

DFPO

VDD

VSS

C16i

F0i

F0o

DFPO

CFPO

MCA

2-126

VSS

S22

S23

S24

S25

S26

S27

VSS

VDD

S28

S29

S30

S31

CKD

C4i

2/4S

图2 - 引脚连接

CMOS

引脚说明

针＃

2-9

名字

S0-S7

地面上。

描述

MT9085

串行输入/输出

（ TTL带内部上拉电阻兼容）。时分，多路串口

公交流;在串行输入到并行到串行模式并行模式（MCA = 0），并将其输出

MCA（ = 1）。上的串行数据流的数据速率，可以选择为2.048兆比特/秒（2 / 4S = 0）或4.096

兆比特/秒（2 / 4S = 1）。参阅图3，图4和图5进行功能的时序信息。

地面上。

11-16

S8-S13

串行输入/输出。

见说明引脚2 - 9以上。

电源输入。

+5V.

地面上。

19-20 S14-S15

串行输入/输出。

见说明引脚2 - 9以上。

21-26 S16-S21

串行输入/输出

（ TTL带内部上拉电阻兼容）。时分，多路串口

其被配置为输入的串行到并行的模式（MCA = 0）的输出，在总线的流，并

并行到串行模式（MCA = 1）。数据是主频为2.048兆位/秒（ 2 / 4S = 0 ）。这些输入/

输出无效时，所述设备被配置为4.096兆比特/秒的操作（2 / 4S = 1）。

CKD

地面上。

28-33 S22-S27

串行输入/输出。

见说明上述销21-26 。

地面上。

电源输入+ 5V 。

36-39 S28-S31

串行输入/输出。

见说明上述销21-26 。

时钟延迟（输入）。

控制输入端配置内部器件的时序。

CKD = 0内部主计数器被重置为在既定的制度框架边界

帧脉冲（ F0i ）。

CKD = 1内部主计数器复位系统帧边界后1 C16时钟周期。

所有的数据输入/输出将由一个C16的时钟周期延迟。

定时进行数据的输入/输出和操作环境是受对CKD的水平有效。相对

通过F0i和输出信号F0o ， -C 20 ， -C 40建立的帧边界之间的相位，

DFPo ， DFPo和CFPO也受了CKD输入的状态。见说明

有关每个特定引脚的详细信息。

4.096MHz时钟输入。

在4.096兆赫的时钟信号必须被锁相至16.384兆赫。

时钟。 C4I的下降沿被用于时钟的帧脉冲（ F0i ）。

输出使能（输入）。

低电平时，输出数据总线（串行或并行）正在积极推动。

当设置为高电平时，输出的总线驱动器被禁用。在串行到并行模式，则输出

立即停用后， OE为高电平。请参阅图6和图21，用于计时信息

关于并行到串行模式。

2.048 / 4.096 Mbit / s的选择（输入）。

选择数据速率的时分多路复用

串行数据流。当接低电平时，数据速率为2.048兆比特/秒。当接高电平时，数据速率为

4.096兆位/秒。

模式控制-A （输入）。

该设备将执行串行时此并行转换

输入接低电平。当输入引脚拉高，器件工作在并行到串行模式。

内部连接。

必须连接到V

对于器件正常工作。

内部连接。

应悬空。

连接内存帧脉冲（输出）。

标称8 kHz的频率帧信号;

变低71 （CKD = 0）或68 （CKD = 1） C 16的时钟周期确定的帧边界之前

通过F0i 。该信号在一个典型的千片或2k的开关配置用于通过所述连接存储器。

参见图15定时信息。

2-127

C4i

2/4S

MCA

CFPO

MT9085

CMOS

引脚说明（续）

针＃

名字

DFPO

描述

数据存储器帧脉冲（输出）。

在构图标称4 kHz的频率信号;变化

通过F0i建立的帧边界之后的状态64 （CKD = 0）或65 （CKD = 1） C 16个时钟周期。

这个信号是DFPo的互补。参见图15定时信息。该信号用来

通过SMXs （ MT9080s ）组成的数据存储在一个典型的1K或2K交换机配置。

帧类型0信号（输出）。

8 kHz的输出由PAC帧信号指示

帧边界同步到C16 。这个成帧信号对准-C 40和输出由

该委员会在一个典型的交换机配置的其他设备使用。参阅图4和图5为

功能时序信息。

帧类型0信号（ TTL兼容的输入）。

这个输入信号确立了帧

边界为串行输入/输出数据流。 C4I继落在第一个下降沿

F0i的边缘确定帧边界。请参考图13，用于计时信息。

16 MHz的时钟输入。

该引脚的16.384 MHz的时钟信号输入端必须锁相

在4.096 MHz的时钟输入的C4I系统。参见图13定时信息。

地面上。

电源输入。 + 5V 。

数据存储器帧脉冲（输出）。

4 kHz的帧信号;状态改变64 （ CKD = 0 ）或65

通过F0i建立的帧边界之后（CKD = 1） C 16个时钟周期。这个信号是一个

补充DFPo的。参见图15，该信号被用来由SMXs （ MT9080s ）构成

数据存储在一个典型的2K交换机配置。

4.096 MHz的时钟输出。

这是从16 MHz主衍生的4.096 MHz的时钟信号

时钟输入为C16 。 -C 40的下降沿在再生帧的中间时

脉冲输出F0o 。参阅图4和图5进行功能的时序信息。

2.048 MHz的时钟输出。

这是从16 MHz主衍生的2.048 MHz的时钟信号

时钟输入。该时钟信号的上升沿，在再生帧的中间时

脉冲输出F0o 。参阅图4和图5进行功能的时序信息。

无连接。

地面上。

模式控制-B （输入）。

此控制输入执行两种不同的功能，这取决于

MCA引脚的状态。

在并行至串行模式（MCA = 1）， MCB定义了时钟边沿锁存的数据。

MCB=0

并行总线上的数据被锁存到所述设备的每一个第二下降

C16的边缘。参见图6 。

MCB=1

并行总线上的数据被锁存到所述设备与每一个交替的正

时钟边沿。

在串并行模式（MCA = 0）， MCB的引脚控制并行总线驱动器为一体的状态

如下所示：

MCB=0

被使能的输出驱动器，用于只有一半时隙。数据的时钟

列于时隙内的第一个下降沿和残疾人的下一个下降沿

边缘。见图7 。

MCB=1

被启用的信道的持续时间的并行数据总线的输出驱动器

时隙（ 2 C16时钟周期）。数据同步输出的第一个正

在最后边的时隙和残疾人中的优势。

并行输入/输出数据总线。

此8位数据总线是串行到并行模式的输出

MCA（ = 0），并且以串行模式的输入并联（MCA = 1）。数据移入和移出的

由C16时钟端口。在CKD引脚的状态决定了关键的相对相位

相对于所述帧脉冲的时钟沿。所有的输入/输出具有内部上拉电阻。请参阅

图6和图7为功能的时序信息。

供应量。

+5V.

F0o

F0i

C16i

DFPO

C4o

C2o

MCB

60-67

P0-P7

2-128

CMOS

MT9085

512 C4循环

S0-S31

2/4S = 0

S0-S15

2/4S = 1

图3 - 串行输入/输出功能时序

帧边界设立由F0i

C16i

C4o

C2o

F0o

串行I / O

2 Mbit / s的

串行I / O

4 Mbit / s的

CH 。 31位1

CH 。 31位0

CH 。 0位7

CH 。 0位6

CH 。 63位2

CH 。 63位1

CH 。 63位0

CH 。 0位7

CH 。 0位6

CH 。 0位5

图4 - 通道和帧同步（ CKD = 0 ）

帧边界设立由F0i

C16i

C4o

C2o

F0o

串行I / O

2 Mbit / s的

串行I / O

4 Mbit / s的

CH 。 31位1

CH 。 31位0

CH 。 0位7

CH 。 0位6

CH 。 63位2

CH 。 63位1

CH 。 63位0

CH 。 0位7

CH 。 0位6

CH 。 0位5

图5 - 通道和帧同步（ CKD = 1 ）

2-129