CMOS ST- BUS
TM
家庭
MT90820
大的数字开关
数据表
特点
2,048
×
2048路无阻塞交换处
8.192 Mb / s的
每通道变量或常量吞吐量
延迟
自动识别的ST -BUS / GCI接口
接受2.048 Mb / s的ST -BUS流，
4.096 Mb / s的或8.192 Mb / s的
自动帧偏移延迟测量
每个流的帧延迟偏移编程
每个通道的高阻抗输出控制
每通道消息模式
兼容摩托罗拉非控制接口
mulitplexed的CPU
连接内存块编程
IEEE- 1149.1 （ JTAG ）测试端口
订购信息
MT90820AP
84引脚PLCC
MT90820AL
100针MQFP
MT90820APR
84引脚PLCC
MT90820AL1
100引脚MQFP *
MT90820AP1
84引脚PLCC *
MT90820APR1 84引脚PLCC *
*无铅雾锡
管
托盘
磁带&卷轴
托盘
管
磁带&卷轴
2005年8月
-40 ° C至+ 85°C
应用
中型和大型交换平台
CTI应用
语音/数据多路复用器
数字交叉连接
ST -BUS / GCI接口功能
支持IEEE 802.9a标准
V
DD
V
SS
TMS
TDI
TDO
TCK
TRST
IC
RESET
ODE
测试端口
STi0
STi1
STi2
STi3
STi4
STi5
STi6
STi7
STi8
STi9
STi10
STi11
STi12
STi13
STi14
STi15
STo0
STo1
STo2
STo3
STo4
STo5
STo6
STo7
STo8
STo9
STo10
STo11
STo12
STo13
STo14
STo15
串行
to
并行
变流器
环回
并行
多重缓冲
数据存储器
产量
MUX
to
串行
变流器
国内
注册
连接
内存
定时
单位
微处理器接口
CLK
F0i
FE /粮食计划署
HCLK
AS / IM DS / CS
ALE
RD
读/写
/ WR
A7 - A0 DTA D15 - D8 /集体安全条约组织
AD7-AD0
图1 - 功能框图
1
卓联半导体公司
卓联， ZL和卓联半导体公司标识是卓联半导体公司的商标。
版权所有2000-2005 ，卓联半导体公司保留所有权利。
MT90820
描述
数据表
该MT90820大型数字交换机拥有2048 X 2048的渠道在一个串行比特率无阻塞交换能力
的8.192 Mb / s的， 1024 ×1024的渠道在4.096 Mb / s的512 ×512的渠道在2.048 Mb / s的。该装置具有许多
功能是可编程的每个流或每个通道的基础，包括消息模式，输入失调延迟
和高阻抗输出控制。
每流输入延迟控制是管理大型多芯片交换机传输语音特别有用
通道和连接数据信道。
此外，输入流可以单独校准输入帧利用专用销偏移。
2
卓联半导体公司
MT90820
引脚说明
针＃
84
PLCC
1, 11,
30, 54
64, 75
2, 32,
63
3 - 10
100
MQFP
31, 41,
56, 66,
76, 99
5, 40,
67
68-75
名字
描述
数据表
V
SS
地面上。
V
DD
STo8 - 15
+5伏电源。
ST- BUS输出8到15 （三态输出） ：
串行数据输出流。这些
流可以具有2.048 ， 4.096或8.192 Mb / s的数据传输速率，这取决于该值
在IMS寄存器1 - 设定在DR0位。
ST- BUS输入0 15 （输入） ：
串行数据的输入流。这些数据流可以具有数据
2.048 ， 4.096和8.192 Mb / s的速率，根据位在编程值DR0 -
1在IMS中注册。
帧脉冲（输入） ：
当粮食计划署引脚为低电平时，该输入接受并自动
根据ST- BUS和GCI标识格式帧同步信号
规格。当粮食计划署引脚为高电平时，此引脚接受一个负帧脉冲，
符合粮食计划署的格式。
框架评估/ HCLK时钟（输入） ：
当粮食计划署引脚为低电平时，该引脚为
框架测量输入。当粮食计划署引脚为高电平时， HCLK （ 4.096 MHz时钟）是
需要在广泛的帧脉冲（ WFP）模式帧对齐。
CLOCK （输入） ：
对于移入/移出上的串行数据流串行时钟（STI / O 0 - 15 ） 。
这取决于在DR0位编程值 - 1 ，在IMS注册，该输入
接受4.096 ， 8.192和16.384 MHz的时钟。
测试模式选择（输入） ：
用于控制TAP的状态转换JTAG信号
控制器。该引脚拉高由内部上拉的时候不被驱动。
测试串行数据（输入） ：
JTAG串行测试指令和数据都在此错开
引脚。该引脚拉高由内部上拉的时候不被驱动。
测试串行数据输出（输出） ：
JTAG串行数据从该引脚输出的下降沿
的TCK 。该引脚为高阻态时， JTAG扫描未启用。
测试时钟（输入） ：
提供时钟的JTAG测试逻辑。该引脚拉高
一个内部上拉的时候不被驱动。
测试复位（输入） ：
异步通过把它初始化JTAG TAP控制器
测试逻辑复位状态。此引脚由内部上拉的时候拉不驱动。这
销应该低脉冲上电时，或者保持为低，以确保该MT90820是在
正常功能模式。
内部连接（输入） ：
连接到V
SS
以进行正常操作。该引脚必须
低的MT90820正常工作，并符合IEEE 1149 （JTAG）
边界扫描的要求。该引脚被拉低时，内部没有驱动。
12 - 27
81-96
STi0 - 15
28
97
F0i
29
98
FE / HCLK
31
100
CLK
33
34
35
36
37
6
7
8
9
10
TMS
TDI
TDO
TCK
TRST
38
11
IC
4
卓联半导体公司
MT90820
引脚说明
针＃
84
PLCC
39
100
MQFP
12
名字
描述
数据表
RESET
器件复位（施密特触发输入） ：
该输入（低电平有效）放MT90820中
其复位状态清除设备内部计数器，寄存器和带来STo0 - 15
微创数据输出到一个高阻抗状态。时间常数为上电复位
电路必须有一个最小的电源的5倍的上升时间。在正常
操作时， RESET引脚必须保持为低电平至少100纳秒重置
装置。
宽边框的脉冲选择（输入） ：
当1 ，使全帧脉冲（ WFP ）框架
对准接口。 0时，该器件以ST -BUS / GCI模式。
地址0 - 7 （输入） ：
当选择非复用CPU的总线操作，这些行
提供时，A0 - A7的地址线到内部存储器。
数据选通/读取（输入） ：
对于复用总线操作，该输入是DS 。这种积极
与CS相结合的高DS投入工作，使读取和写入操作。
摩托罗拉非复用CPU的总线操作，该输入是DS 。此低电平输入
与CS相结合的作品，使读取和写入操作。
对于复用总线操作，此输入RD 。此低电平输入设置数据总线
线（ AD0 - AD7 ， D8 -D15 ）为输出。
读/写/写（输入） ：
在摩托罗拉非复用和复用的情况下，
公交车运营，该输入是R / W 。此输入控制的数据总线的方向
（ AD0 - AD7 ， D8 - D15 ）在微处理器访问。
对于复用总线操作，此输入WR 。此低电平输入使用RD来
控制数据总线（ AD0 - 7 ）行作为输入。
片选（输入） ：
活性低的输入所使用的微处理器，以激活
MT90820的微处理器端口。
地址选通或锁存使能（输入） ：
该输入用于如果复用总线
通过IM输入引脚被选择的操作。摩托罗拉非复用总线操作，
该引脚连接到地面。该引脚被拉低由内部上拉下来的时候不
驱动。
CPU接口模式（输入） ：
当IM高，微处理器端口处于
复用模式。当IM低，微处理器端口处于非复用模式。
该引脚被拉低由内部上拉下来的时候没有驱动。
地址/数据总线0到7 （双向） ：
这些引脚的八个最显著数据
微处理器端口位。在复用模式下，这些引脚也输入地址
微处理器端口位。
数据总线8-15 （双向） ：
这些引脚的八个最显著的数据位
微处理器的端口。
数据传输应答（低电平有效输出） ：
指示的数据总线
传输完成。当总线周期结束时，该引脚驱动为高电平，然后三态，
允许更快的总线周期与弱上拉电阻。一个上拉电阻器是必需的
保持高电平时，该引脚为三态。
控制输出（输出） 。
这是一个4.096 ， 8.192和16.384 Mb / s的输出含有512 ，
分别为每帧1024或2048位。各比特的电平由CSTO确定
在连接存储器位。看到外部驱动控制部分。
40
41 - 48
49
13
14-21
22
粮食计划署
A0 - A7
DS / RD
50
23
R / W / WR
51
52
24
25
CS
AS / ALE
53
26
IM
55 - 62
32-39
AD0 - 7
65 - 72
73
42-49
50
D8 - 15
DTA
74
55
集体安全条约组织
5
卓联半导体公司
CMOS ST- BUS系列
MT90820
大的数字开关（ LDX ）
超前信息
特点
2048信道的无阻塞交换
在级联保持帧的完整性
通道。
每个信道选择的最小值或恒定的
吞吐量延迟
串行数据流在2.048 ， 4.096和8.192Mb / s的
帧偏移延迟测量
可编程时延补偿
每通道三态控制
每通道消息模式
兼容英特尔/摩托罗拉控制接口
处理器
块编程功能，用于连接
内存
ST -BUS / MVIP和GCI接口
测试端口兼容IEEE - 1149.1标准
第1期
1995年5月
订购信息
MT90820AP
MT90820AL
84引脚PLCC
100引脚QFP
-40至+ 85°C
描述
大型数字交换机（ LDX ）是一种先进的
数字开关允许用户建立2048
信道的无阻塞交换。该串行接口可
是在2 ，4或8 Mb / s的兼容ST-总线/ MVIP /
HMVIP或GCI标准。该LDX可
编程的，以提供任一最小或恒定
吞吐量延迟它的所有通道。该设备还
特点三态控制和消息模式
每个通道的基础。
要管理线延迟的问题，每个输入
流可以有一个单独编程输入
帧的延时。偏移延迟可以被校准
里面有一个专门的框架测量设备
该设备。
应用
中型和大型交换平台
C.O.开关
CTI应用
语音/数据多路复用器
数字交叉连接
ST -BUS / HMVIP接口功能
V
DD
V
SS
TMS
TDI
TDO
TCK TRSTB测试RESETB
ODE
测试端口
STi0
STi1
STi2
STi3
STi4
STi5
STi6
STi7
STi8
STi9
STi10
STi11
STi12
STi13
STi14
STi15
产量
MUX
STo0
STo1
STo2
STo3
STo4
STo5
STo6
STo7
STo8
STo9
STo10
STo11
STo12
STo13
STo14
STo15
串行
to
并行
变流器
多重缓冲
数据存储器
并行
to
串行
变流器
国内
注册
连接
内存
定时
单位
微处理器接口
CLK FRM FE / HMVIP
HCLK
AS / IM DS CS R / W
ALE
RD
WR
A7 - A0 DTA D15 - D8 /集体安全条约组织
AD7-AD0
图1 - 功能框图
2-179
超前信息
引脚说明
针＃
84
1, 11,
30, 54
64, 75
100
31,
41,
56,
66,
76, 99
5, 40,
67
68-75
81-96
97
名字
V
SS
地面上。
描述
CMOS
MT90820
2, 32,
63
3 - 10
12 -
27
28
V
DD
STo8 - 15
STi0 - 15
FRM
+5伏电源。
数据流输出8到15 ：串行数据输出流。
这些流可
有2.048 ， 4.096和8.192 Mb / s的数据传输速率。
数据流输入0 15 ：串行数据输入流。
这些数据流可以有
2.048 ， 4.096和8.192的数据传输速率。
帧脉冲（输入） ：
这个输入接受并自动identi音响ES框架
同步信号，根据ST- BUS和GCI接口格式
规格，当HMVIP引脚= 0 。
当HMVIP引脚= 1 ， FRM输入接受一个符合负帧脉冲
到HMVIP格式。
帧测量输入，
当HMVIP引脚= 0 。
4.096MHz时钟输入，
当HMVIP引脚= 1 。
CLOCK （输入） ：
串行时钟输入/移出数据的串行数据流。
当1 ，启用测试模式进行生产测试。
测试数据输入。
测试数据输出。
测试时钟输入。
测试复位输入：
0时，复位测试电路。
内部连接：
保持在0℃的正常运行。
器件复位输入：
0时，复位设备。
HMVIP模输入。
当1 ，使HMVIP接口。
0时，该器件以ST -BUS / GCI模式。
地址0 - 7 （输入） ：
当选择非复用的CPU总线，这些线
提供A0 - A7地址线内部存储器。
数据选通/读取（输入） ：
当非复用CPU总线或摩托罗拉
复用总线选择，该输入是DS 。这种积极的高投入工程
与CSB结合使用，以使读取和写入操作。
对于英特尔多路公交车，此输入RDB 。此低电平输入设置数据总线
线（ AD0 - AD7 ， D8 -D15 ）为输出。
读/写\\写（输入） ：
如果非复用和摩托罗拉的复
公交车，该输入为读/写。此输入控制数据总线的方向
线（ AD0 - AD7 ， D8 - D15 ）在微处理器访问。
片选（输入） ：
低电平有效使能输入的微处理器接入
装置。
29
31
33
34
35
36
37
38
39
40
41 -
48
49
98
100
6
7
8
9
10
11
12
13
14-21
22
FE / HCLK
CLK
TMS
TDI
TDO
TCK
TRSTB
IC
RESETB
HMVIP
A0 - A7
DS / RD
50
23
R / W \\ WR
51
24
CS
2-181
MT90820
针＃
84
52
53
100
25
26
CMOS
超前信息
引脚说明
名字
AS / ALE
IM
描述
地址选通或锁存使能：
该输入仅用于如果复用总线是
选择。
CPU接口模式（输入） ：
如果高，这种输入选择复用
微处理器总线接口。如果没有连接或接地此输入时，
设备恢复非复用的总线接口。
地址/数据总线（双向） ：
这些都在双向数据引脚
微处理器接口。在复用总线模式下，这些引脚还提供了
输入地址的内部寄存器和存储器。
数据总线（双向） ：
这些都在附加的双向数据引脚
微处理器接口。
数据确认（开漏输出） ：
此低电平有效输出指示
该数据总线传输完成。 10千欧的上拉电阻，需要在此
输出。
控制输出（输出） 。
输出设备启用（输入） ：
这是为STo0到输出使能控制
STo15串行输出。当此输入为高时， STo0-15输出驱动器的作用
正常。如果输入为低电平， Sto0-15是高阻抗。注意：即使
ODE的高，每个信道仍然可以投入高阻抗状态，以每使用
在连接内存通道控制位。
数据流输出0至7：
串行数据输出流。这些数据流可以具有
2.048 ， 4.096和8.192Mb / s的数据速率。
未使用的引脚。
55 -
62
65 -
72
73
32-39
AD0 - 7
42-49
50
D8 - 15
DTA
74
76
55
57
集体安全条约组织
ODE
77 -
84
-
58-65
1 - 4,
27 -
30,
51 -
54
77 -
80
STo0 - 7
NC
2-182
超前信息
设备概述
的LDX能够切换2048
×
2,048
通道。该设备被设计为开关64或N X
64 kbit / s的数据。它可以提供对数据帧的完整性
应用程序和最小吞吐量开关
拖延对每个通道进行语音应用。
LDX的串行输入数据流可以在操作
2.048 ， 4.096和8.192兆比特/秒，并布置在
125微秒，其中包含32 ， 64和128架宽
通道。该LDX自动
识别输入帧的极性
同步信号和配置串行
端口兼容要么ST- BUS和GCI
格式。的输入和输出流接受
唯一相同的数据传输速率。
通过使用敏迪消息模式功能，
微处理器可以访问输入和输出时间
在每个通道的基础上的插槽来控制外部
电路或其他ST -BUS设备。两种不同的
微处理器总线接口可以被选择
通过输入模式引脚（ IM） ：非复用或
复用。这些接口提供兼容性
英特尔/国家复和摩托罗拉
复用/非复用总线。
帧偏移校准允许用户测量
使用帧的评价销帧偏移延迟
（ FE ） 。输入流偏移延迟可以
使用内部寄存器单独编程。
CMOS
MT90820
在连接存储位置相关联
特别是输出流。当信道是由于
该信道的输出被发送，该数据
既可以从输入切换，以
连接方式，也可以是从连接
记忆中的消息模式。往一个数据
在串行输出数据流特定信道被读出
从在数据存储器或存储连接
前一个通道时隙。这使得有足够的时间
对存储器的访问和并行到串行转换。
连接和消息模式
在连接模式下，输入的地址
所有输出通道都存储在连接
内存。一旦源地址是
由CPU编程，所述数据的内容
存储在所选择的地址被传输到
并行 - 串行转换器。通过具有输出
指定通道通过源通道
连接存储器，用户可以路由相同的输入
信道向薮输出通道，允许
在交换机内的广播设施。
在消息模式中，CPU将数据写入到
连接对应于该存储器位置
输出链路和信道号。下半部（ 8-
最低有效位的连接存储的内容）被转移
直接将并行 - 串行转换器1
信道之前，它是将被输出。该数据是
发送到输出每一帧，直到它
通过CPU与一个新的数据而改变。
五个最显著位在连接存储
确定单个输出通道是在
消息或连接模式，选择输出
通过延迟型，启用/禁用输出驱动器
并启用/禁用环回模式。此外，
这些位中的一个可以控制的集体安全条约组织的用户
输出。
如果输出信道被设置为高阻抗，则
TDM串行数据流的输出将处于高阻抗
在该信道的时间。除了per-
通道控制，该以TDM输出的所有通道
可以通过拉动置于高阻抗
在ODE输入引脚为低电平或编程特定的
控制寄存器位。
在连接存储器的数据通过接收
通过数据I / O总线的微处理器接口。
的LDX内部寄存器寻址，数据
并连接是通过地址进行记忆
输入引脚和控制存储器选择位
注册。
功能说明
该LDX设备的功能框图
在图1中示出根据不同的应用，
该LDX设备接收不同的TDM串行数据
率。
数据和存储连接
对于所有的数据传输速率，接收到的串行数据
变换由串行到并行格式到并行
转换器和顺序存储在数据
内存。取决于所选择的操作，则
数据存储器可在使用可达2048字节。该
连续的数据存储器寻址
由内部计数器被重置执行
输入8kHz的帧脉冲（ FRM ）标记
输入的串行数据帧边界
流。
数据是在串行数据流的输出可能会
有两个来源：数据存储器或存储连接。
2-183
CMOS ST- BUS系列
MT90820
大的数字开关（ LDX ）
超前信息
特点
2048信道的无阻塞交换
在级联保持帧的完整性
通道。
每个信道选择的最小值或恒定的
吞吐量延迟
串行数据流在2.048 ， 4.096和8.192Mb / s的
帧偏移延迟测量
可编程时延补偿
每通道三态控制
每通道消息模式
兼容英特尔/摩托罗拉控制接口
处理器
块编程功能，用于连接
内存
ST -BUS / MVIP和GCI接口
测试端口兼容IEEE - 1149.1标准
第1期
1995年5月
订购信息
MT90820AP
MT90820AL
84引脚PLCC
100引脚QFP
-40至+ 85°C
描述
大型数字交换机（ LDX ）是一种先进的
数字开关允许用户建立2048
信道的无阻塞交换。该串行接口可
是在2 ，4或8 Mb / s的兼容ST-总线/ MVIP /
HMVIP或GCI标准。该LDX可
编程的，以提供任一最小或恒定
吞吐量延迟它的所有通道。该设备还
特点三态控制和消息模式
每个通道的基础。
要管理线延迟的问题，每个输入
流可以有一个单独编程输入
帧的延时。偏移延迟可以被校准
里面有一个专门的框架测量设备
该设备。
应用
中型和大型交换平台
C.O.开关
CTI应用
语音/数据多路复用器
数字交叉连接
ST -BUS / HMVIP接口功能
V
DD
V
SS
TMS
TDI
TDO
TCK TRSTB测试RESETB
ODE
测试端口
STi0
STi1
STi2
STi3
STi4
STi5
STi6
STi7
STi8
STi9
STi10
STi11
STi12
STi13
STi14
STi15
产量
MUX
STo0
STo1
STo2
STo3
STo4
STo5
STo6
STo7
STo8
STo9
STo10
STo11
STo12
STo13
STo14
STo15
串行
to
并行
变流器
多重缓冲
数据存储器
并行
to
串行
变流器
国内
注册
连接
内存
定时
单位
微处理器接口
CLK FRM FE / HMVIP
HCLK
AS / IM DS CS R / W
ALE
RD
WR
A7 - A0 DTA D15 - D8 /集体安全条约组织
AD7-AD0
图1 - 功能框图
2-179
超前信息
引脚说明
针＃
84
1, 11,
30, 54
64, 75
100
31,
41,
56,
66,
76, 99
5, 40,
67
68-75
81-96
97
名字
V
SS
地面上。
描述
CMOS
MT90820
2, 32,
63
3 - 10
12 -
27
28
V
DD
STo8 - 15
STi0 - 15
FRM
+5伏电源。
数据流输出8到15 ：串行数据输出流。
这些流可
有2.048 ， 4.096和8.192 Mb / s的数据传输速率。
数据流输入0 15 ：串行数据输入流。
这些数据流可以有
2.048 ， 4.096和8.192的数据传输速率。
帧脉冲（输入） ：
这个输入接受并自动identi音响ES框架
同步信号，根据ST- BUS和GCI接口格式
规格，当HMVIP引脚= 0 。
当HMVIP引脚= 1 ， FRM输入接受一个符合负帧脉冲
到HMVIP格式。
帧测量输入，
当HMVIP引脚= 0 。
4.096MHz时钟输入，
当HMVIP引脚= 1 。
CLOCK （输入） ：
串行时钟输入/移出数据的串行数据流。
当1 ，启用测试模式进行生产测试。
测试数据输入。
测试数据输出。
测试时钟输入。
测试复位输入：
0时，复位测试电路。
内部连接：
保持在0℃的正常运行。
器件复位输入：
0时，复位设备。
HMVIP模输入。
当1 ，使HMVIP接口。
0时，该器件以ST -BUS / GCI模式。
地址0 - 7 （输入） ：
当选择非复用的CPU总线，这些线
提供A0 - A7地址线内部存储器。
数据选通/读取（输入） ：
当非复用CPU总线或摩托罗拉
复用总线选择，该输入是DS 。这种积极的高投入工程
与CSB结合使用，以使读取和写入操作。
对于英特尔多路公交车，此输入RDB 。此低电平输入设置数据总线
线（ AD0 - AD7 ， D8 -D15 ）为输出。
读/写\\写（输入） ：
如果非复用和摩托罗拉的复
公交车，该输入为读/写。此输入控制数据总线的方向
线（ AD0 - AD7 ， D8 - D15 ）在微处理器访问。
片选（输入） ：
低电平有效使能输入的微处理器接入
装置。
29
31
33
34
35
36
37
38
39
40
41 -
48
49
98
100
6
7
8
9
10
11
12
13
14-21
22
FE / HCLK
CLK
TMS
TDI
TDO
TCK
TRSTB
IC
RESETB
HMVIP
A0 - A7
DS / RD
50
23
R / W \\ WR
51
24
CS
2-181
MT90820
针＃
84
52
53
100
25
26
CMOS
超前信息
引脚说明
名字
AS / ALE
IM
描述
地址选通或锁存使能：
该输入仅用于如果复用总线是
选择。
CPU接口模式（输入） ：
如果高，这种输入选择复用
微处理器总线接口。如果没有连接或接地此输入时，
设备恢复非复用的总线接口。
地址/数据总线（双向） ：
这些都在双向数据引脚
微处理器接口。在复用总线模式下，这些引脚还提供了
输入地址的内部寄存器和存储器。
数据总线（双向） ：
这些都在附加的双向数据引脚
微处理器接口。
数据确认（开漏输出） ：
此低电平有效输出指示
该数据总线传输完成。 10千欧的上拉电阻，需要在此
输出。
控制输出（输出） 。
输出设备启用（输入） ：
这是为STo0到输出使能控制
STo15串行输出。当此输入为高时， STo0-15输出驱动器的作用
正常。如果输入为低电平， Sto0-15是高阻抗。注意：即使
ODE的高，每个信道仍然可以投入高阻抗状态，以每使用
在连接内存通道控制位。
数据流输出0至7：
串行数据输出流。这些数据流可以具有
2.048 ， 4.096和8.192Mb / s的数据速率。
未使用的引脚。
55 -
62
65 -
72
73
32-39
AD0 - 7
42-49
50
D8 - 15
DTA
74
76
55
57
集体安全条约组织
ODE
77 -
84
-
58-65
1 - 4,
27 -
30,
51 -
54
77 -
80
STo0 - 7
NC
2-182
超前信息
设备概述
的LDX能够切换2048
×
2,048
通道。该设备被设计为开关64或N X
64 kbit / s的数据。它可以提供对数据帧的完整性
应用程序和最小吞吐量开关
拖延对每个通道进行语音应用。
LDX的串行输入数据流可以在操作
2.048 ， 4.096和8.192兆比特/秒，并布置在
125微秒，其中包含32 ， 64和128架宽
通道。该LDX自动
识别输入帧的极性
同步信号和配置串行
端口兼容要么ST- BUS和GCI
格式。的输入和输出流接受
唯一相同的数据传输速率。
通过使用敏迪消息模式功能，
微处理器可以访问输入和输出时间
在每个通道的基础上的插槽来控制外部
电路或其他ST -BUS设备。两种不同的
微处理器总线接口可以被选择
通过输入模式引脚（ IM） ：非复用或
复用。这些接口提供兼容性
英特尔/国家复和摩托罗拉
复用/非复用总线。
帧偏移校准允许用户测量
使用帧的评价销帧偏移延迟
（ FE ） 。输入流偏移延迟可以
使用内部寄存器单独编程。
CMOS
MT90820
在连接存储位置相关联
特别是输出流。当信道是由于
该信道的输出被发送，该数据
既可以从输入切换，以
连接方式，也可以是从连接
记忆中的消息模式。往一个数据
在串行输出数据流特定信道被读出
从在数据存储器或存储连接
前一个通道时隙。这使得有足够的时间
对存储器的访问和并行到串行转换。
连接和消息模式
在连接模式下，输入的地址
所有输出通道都存储在连接
内存。一旦源地址是
由CPU编程，所述数据的内容
存储在所选择的地址被传输到
并行 - 串行转换器。通过具有输出
指定通道通过源通道
连接存储器，用户可以路由相同的输入
信道向薮输出通道，允许
在交换机内的广播设施。
在消息模式中，CPU将数据写入到
连接对应于该存储器位置
输出链路和信道号。下半部（ 8-
最低有效位的连接存储的内容）被转移
直接将并行 - 串行转换器1
信道之前，它是将被输出。该数据是
发送到输出每一帧，直到它
通过CPU与一个新的数据而改变。
五个最显著位在连接存储
确定单个输出通道是在
消息或连接模式，选择输出
通过延迟型，启用/禁用输出驱动器
并启用/禁用环回模式。此外，
这些位中的一个可以控制的集体安全条约组织的用户
输出。
如果输出信道被设置为高阻抗，则
TDM串行数据流的输出将处于高阻抗
在该信道的时间。除了per-
通道控制，该以TDM输出的所有通道
可以通过拉动置于高阻抗
在ODE输入引脚为低电平或编程特定的
控制寄存器位。
在连接存储器的数据通过接收
通过数据I / O总线的微处理器接口。
的LDX内部寄存器寻址，数据
并连接是通过地址进行记忆
输入引脚和控制存储器选择位
注册。
功能说明
该LDX设备的功能框图
在图1中示出根据不同的应用，
该LDX设备接收不同的TDM串行数据
率。
数据和存储连接
对于所有的数据传输速率，接收到的串行数据
变换由串行到并行格式到并行
转换器和顺序存储在数据
内存。取决于所选择的操作，则
数据存储器可在使用可达2048字节。该
连续的数据存储器寻址
由内部计数器被重置执行
输入8kHz的帧脉冲（ FRM ）标记
输入的串行数据帧边界
流。
数据是在串行数据流的输出可能会
有两个来源：数据存储器或存储连接。
2-183
CMOS ST- BUS
TM
家庭
MT90820
大的数字开关
数据表
特点
2,048
×
2048路无阻塞交换处
8.192 Mb / s的
每通道变量或常量吞吐量
延迟
自动识别的ST -BUS / GCI接口
接受2.048 Mb / s的ST -BUS流，
4.096 Mb / s的或8.192 Mb / s的
自动帧偏移延迟测量
每个流的帧延迟偏移编程
每个通道的高阻抗输出控制
每通道消息模式
兼容摩托罗拉非控制接口
mulitplexed的CPU
连接内存块编程
IEEE- 1149.1 （ JTAG ）测试端口
订购信息
MT90820AP
84引脚PLCC
MT90820AL
100针MQFP
MT90820APR
84引脚PLCC
MT90820AL1
100引脚MQFP *
MT90820AP1
84引脚PLCC *
MT90820APR1 84引脚PLCC *
*无铅雾锡
管
托盘
磁带&卷轴
托盘
管
磁带&卷轴
2005年8月
-40 ° C至+ 85°C
应用
中型和大型交换平台
CTI应用
语音/数据多路复用器
数字交叉连接
ST -BUS / GCI接口功能
支持IEEE 802.9a标准
V
DD
V
SS
TMS
TDI
TDO
TCK
TRST
IC
RESET
ODE
测试端口
STi0
STi1
STi2
STi3
STi4
STi5
STi6
STi7
STi8
STi9
STi10
STi11
STi12
STi13
STi14
STi15
STo0
STo1
STo2
STo3
STo4
STo5
STo6
STo7
STo8
STo9
STo10
STo11
STo12
STo13
STo14
STo15
串行
to
并行
变流器
环回
并行
多重缓冲
数据存储器
产量
MUX
to
串行
变流器
国内
注册
连接
内存
定时
单位
微处理器接口
CLK
F0i
FE /粮食计划署
HCLK
AS / IM DS / CS
ALE
RD
读/写
/ WR
A7 - A0 DTA D15 - D8 /集体安全条约组织
AD7-AD0
图1 - 功能框图
1
卓联半导体公司
卓联， ZL和卓联半导体公司标识是卓联半导体公司的商标。
版权所有2000-2005 ，卓联半导体公司保留所有权利。
MT90820
描述
数据表
该MT90820大型数字交换机拥有2048 X 2048的渠道在一个串行比特率无阻塞交换能力
的8.192 Mb / s的， 1024 ×1024的渠道在4.096 Mb / s的512 ×512的渠道在2.048 Mb / s的。该装置具有许多
功能是可编程的每个流或每个通道的基础，包括消息模式，输入失调延迟
和高阻抗输出控制。
每流输入延迟控制是管理大型多芯片交换机传输语音特别有用
通道和连接数据信道。
此外，输入流可以单独校准输入帧利用专用销偏移。
2
卓联半导体公司
MT90820
引脚说明
针＃
84
PLCC
1, 11,
30, 54
64, 75
2, 32,
63
3 - 10
100
MQFP
31, 41,
56, 66,
76, 99
5, 40,
67
68-75
名字
描述
数据表
V
SS
地面上。
V
DD
STo8 - 15
+5伏电源。
ST- BUS输出8到15 （三态输出） ：
串行数据输出流。这些
流可以具有2.048 ， 4.096或8.192 Mb / s的数据传输速率，这取决于该值
在IMS寄存器1 - 设定在DR0位。
ST- BUS输入0 15 （输入） ：
串行数据的输入流。这些数据流可以具有数据
2.048 ， 4.096和8.192 Mb / s的速率，根据位在编程值DR0 -
1在IMS中注册。
帧脉冲（输入） ：
当粮食计划署引脚为低电平时，该输入接受并自动
根据ST- BUS和GCI标识格式帧同步信号
规格。当粮食计划署引脚为高电平时，此引脚接受一个负帧脉冲，
符合粮食计划署的格式。
框架评估/ HCLK时钟（输入） ：
当粮食计划署引脚为低电平时，该引脚为
框架测量输入。当粮食计划署引脚为高电平时， HCLK （ 4.096 MHz时钟）是
需要在广泛的帧脉冲（ WFP）模式帧对齐。
CLOCK （输入） ：
对于移入/移出上的串行数据流串行时钟（STI / O 0 - 15 ） 。
这取决于在DR0位编程值 - 1 ，在IMS注册，该输入
接受4.096 ， 8.192和16.384 MHz的时钟。
测试模式选择（输入） ：
用于控制TAP的状态转换JTAG信号
控制器。该引脚拉高由内部上拉的时候不被驱动。
测试串行数据（输入） ：
JTAG串行测试指令和数据都在此错开
引脚。该引脚拉高由内部上拉的时候不被驱动。
测试串行数据输出（输出） ：
JTAG串行数据从该引脚输出的下降沿
的TCK 。该引脚为高阻态时， JTAG扫描未启用。
测试时钟（输入） ：
提供时钟的JTAG测试逻辑。该引脚拉高
一个内部上拉的时候不被驱动。
测试复位（输入） ：
异步通过把它初始化JTAG TAP控制器
测试逻辑复位状态。此引脚由内部上拉的时候拉不驱动。这
销应该低脉冲上电时，或者保持为低，以确保该MT90820是在
正常功能模式。
内部连接（输入） ：
连接到V
SS
以进行正常操作。该引脚必须
低的MT90820正常工作，并符合IEEE 1149 （JTAG）
边界扫描的要求。该引脚被拉低时，内部没有驱动。
12 - 27
81-96
STi0 - 15
28
97
F0i
29
98
FE / HCLK
31
100
CLK
33
34
35
36
37
6
7
8
9
10
TMS
TDI
TDO
TCK
TRST
38
11
IC
4
卓联半导体公司
MT90820
引脚说明
针＃
84
PLCC
39
100
MQFP
12
名字
描述
数据表
RESET
器件复位（施密特触发输入） ：
该输入（低电平有效）放MT90820中
其复位状态清除设备内部计数器，寄存器和带来STo0 - 15
微创数据输出到一个高阻抗状态。时间常数为上电复位
电路必须有一个最小的电源的5倍的上升时间。在正常
操作时， RESET引脚必须保持为低电平至少100纳秒重置
装置。
宽边框的脉冲选择（输入） ：
当1 ，使全帧脉冲（ WFP ）框架
对准接口。 0时，该器件以ST -BUS / GCI模式。
地址0 - 7 （输入） ：
当选择非复用CPU的总线操作，这些行
提供时，A0 - A7的地址线到内部存储器。
数据选通/读取（输入） ：
对于复用总线操作，该输入是DS 。这种积极
与CS相结合的高DS投入工作，使读取和写入操作。
摩托罗拉非复用CPU的总线操作，该输入是DS 。此低电平输入
与CS相结合的作品，使读取和写入操作。
对于复用总线操作，此输入RD 。此低电平输入设置数据总线
线（ AD0 - AD7 ， D8 -D15 ）为输出。
读/写/写（输入） ：
在摩托罗拉非复用和复用的情况下，
公交车运营，该输入是R / W 。此输入控制的数据总线的方向
（ AD0 - AD7 ， D8 - D15 ）在微处理器访问。
对于复用总线操作，此输入WR 。此低电平输入使用RD来
控制数据总线（ AD0 - 7 ）行作为输入。
片选（输入） ：
活性低的输入所使用的微处理器，以激活
MT90820的微处理器端口。
地址选通或锁存使能（输入） ：
该输入用于如果复用总线
通过IM输入引脚被选择的操作。摩托罗拉非复用总线操作，
该引脚连接到地面。该引脚被拉低由内部上拉下来的时候不
驱动。
CPU接口模式（输入） ：
当IM高，微处理器端口处于
复用模式。当IM低，微处理器端口处于非复用模式。
该引脚被拉低由内部上拉下来的时候没有驱动。
地址/数据总线0到7 （双向） ：
这些引脚的八个最显著数据
微处理器端口位。在复用模式下，这些引脚也输入地址
微处理器端口位。
数据总线8-15 （双向） ：
这些引脚的八个最显著的数据位
微处理器的端口。
数据传输应答（低电平有效输出） ：
指示的数据总线
传输完成。当总线周期结束时，该引脚驱动为高电平，然后三态，
允许更快的总线周期与弱上拉电阻。一个上拉电阻器是必需的
保持高电平时，该引脚为三态。
控制输出（输出） 。
这是一个4.096 ， 8.192和16.384 Mb / s的输出含有512 ，
分别为每帧1024或2048位。各比特的电平由CSTO确定
在连接存储器位。看到外部驱动控制部分。
40
41 - 48
49
13
14-21
22
粮食计划署
A0 - A7
DS / RD
50
23
R / W / WR
51
52
24
25
CS
AS / ALE
53
26
IM
55 - 62
32-39
AD0 - 7
65 - 72
73
42-49
50
D8 - 15
DTA
74
55
集体安全条约组织
5
卓联半导体公司
QQ：2880707522 复制
