CMOS
MT90810
灵活的MVIP接口电路
初步信息
特点
MVIP
和ST总线
柔顺
MVIP加强与384x384开关
信道容量（ 256 MVIP渠道; 128
地方频道）
片上PLL用于MVIP主/从操作
2.048,4.096,8.192MHz的本地输出时钟
具有可编程极性
本地串行接口可编程为
2.048 ， 4.096 ，或8.192Mb / s，具有相关联的
时钟输出
额外的控制输出流
每通道消息模式
长达两个独立的可编程群体
每12帧的信号
摩托罗拉非复用或Intel复用/
非复用微处理器接口
MT90810AK
问题2
1994年10月
订购信息
100引脚PQFP
0 ° C至+ 70°C
描述
敏迪MT90810是一种灵活的MVIP接口电路
（ FMIC ） 。该MVIP （多厂商集成
协议）兼容设备提供了一个完整的
MVIP的MVIP总线之间的接口标准
各种各样的处理器，电话接口
和其它电路。内置的数字时隙交换
提供MVIP提高了全之间切换
MVIP总线和多达128个满的任意组合
每个64kbps的复式当地的渠道。一个8位的
微处理器端口允许实时控制
开关和设备配置编程。
板载时钟电路，包括模拟和
数字锁相环，支持所有MVIP时钟
模式。本地接口支持PCM率
2.048 ， 4.096和8.192Mb /秒，以及并行的DMA
通过微处理器的端口。
应用
中等大小的数字交换矩阵
MVIP接口功能
串行总线控制和监视
集中式语音处理系统
语音/数据多路复用器
EX_8KA
EX_8KB
X2
X1 / CLKIN PLL_LO
PLL_LI
FRAME
SEC8K
C4b
C2o
F0b
DSO [0：7 ]
DSi的[0：7 ]
LDO [0：3 ]
LDI [0：3 ]
TCK
TMS
TDI
TDO
时序和时钟控制
（振荡器和模拟&数字PLL ）
提高开关
S-P /
P -S
数据存储器
连接内存
可编程
帧信号
CLK2
CLK4
CLK8
RESET
集体安全条约组织
FGA [ 0:11 ]
FGB [ 0:11 ]
JTAG
微处理器接口
ERR
AD [ 0 ： 7 ] A [ 0 ： 1 ] ALE
WR /
读/写
RD /
DS
CS
RDY / DREQ [ 0 ： 1 ] DACK [ 0 ： 1 ]
DTACK
图1 - 功能框图
2-145
初步信息
MT90810
引脚说明
针＃
58, 60, 63, 67, 70,
72, 74, 77
59, 61, 64, 68, 71,
73, 75, 78
80, 82, 83, 85
87, 88, 89, 90
4
名字
DSO [0：7 ]
DSi的[0：7 ]
LDO [0：3 ]
LDI [0：3 ]
集体安全条约组织
描述
MVIP DSO流
（双向CMOS ） 。 2.048Mb / s的串行数据
流符合ST- BUS串行数据流的规范。
MVIP DSi的流
（双向CMOS ） 。 2.048Mb / s的串行数据
流符合ST- BUS串行数据流的规范。
本地输出串行数据流
（输出） 。串行数据流
可编程为2.048 ， 4.096和8.192Mb / s的数据速率。
本地输入串行数据流
（ TTL输入） 。串行数据流
可编程为2.048 ， 4.096和8.192 Mb / s的数据传输速率。
控制ST- BUS输出
（输出） 。这是一个1.024Mb / s的输出。该
这个流中的每个比特的状态是由集体安全条约组织确定的位
连接存储器高。
MVIP F0信号
CMOS（输入/输出） 。 ST- BUS 8kHz的帧信号
MVIP C4信号
CMOS（输入/输出） 。 ST- BUS 4.096MHz时钟
MVIP C2信号
（输出） 。 ST- BUS为2.048MHz时钟。该引脚
自动设定为高阻抗时，它不被驱动。
MVIP SEC8K信号
CMOS（输入/输出） 。二次8kHz的信号
使用，也可以作为输入源到芯片上的数字PLL或作为
输出到MVIP总线。
外部8kHz的输入A
（ TTL输入） 。
外部8kHz的输入B
（ TTL输入） 。
本地帧输出信号
（输出） 。这8kHz的帧信号具有
占空比和周期等于MVIP F0信号。
8MHz的本地输出时钟
（输出） 。这是一个8MHz的时钟。
4MHz的本地输出时钟
（输出） 。这为4MHz时钟有责任
周期和周期等于所述MVIP C4的信号。
2MHz的本地输出时钟
（输出） 。这2MHz的时钟有责任
周期和周期等于所述MVIP C2的信号。
帧A组帧信号
（输出） 。可编程的框架
信号。该帧群的输出由在模式位来确定
帧寄存器进行编程的任何输出，输出驱动使
为DSO ，或输出帧脉冲与本地串行数据应用
流。
帧B组帧信号
（输出） 。可编程的框架
信号。该帧群的输出由在模式位来确定
帧寄存器进行编程的任何输出，输出驱动使
对于DSI公司，或输出帧脉冲与本地串行数据流使用。
芯片复位
（施密特输入） 。此低电平有效复位清除所有内部
寄存器，连接存储器和数据存储器
微处理器的地址/数据总线
（双向TTL ） 。
微处理器访问内部寄存器，连接和数据
回忆。
在非复用模式：数据总线。
在复用模式：复用的地址和数据总线。
55
56
54
53
F0b
C4b
C2o
SEC8K
91
92
94
95
97
98
100, 1, 2, 3, 5, 20,
33, 46, 57, 69, 81,
96
EX_8KA
EX_8KB
FRAME
CLK8
CLK4
CLK2
FGA [ 0:11 ]
6, 7, 8, 9, 14, 28,
39, 51, 62, 76, 84,
99
19
35, 36, 37, 38, 42,
43, 44, 45
FGB [ 0:11 ]
RESET
AD [ 0：7]
2-147
MT90810
引脚说明
针＃
32, 34
名字
A[0:1]
初步信息
描述
微处理器地址
（ TTL输入） 。
在非复用模式：地址FMIC内部寄存器
在复用模式：未使用（悬空） 。
29
ALE
微处理器地址锁存使能
（ TTL输入） 。选择
微处理器模式。
在英特尔复用模式下，此信号的下降沿被用来
样的地址。
27
CS
微处理器总线片选
（ TTL输入） 。此低电平输入
使微处理器访问的连接和数据存储器及
内部寄存器。
读/数据选通
（ TTL输入） 。
英特尔模式（ RD ） ，这个低电平有效的输入配置数据总线
作为输出。
在摩托罗拉模式（ DS ） ，本低电平有效的输入与CS操作以
能够读取和写入操作。
26
RD / [ DS ]
25
WR / [R / W]
写\\读/写选
（ TTL输入） 。
英特尔模式（ WR ） ，这个低电平有效的输入配置数据总线
作为输入。
在摩托罗拉方式（R / W）时，该输入控制数据的方向
总线D [0：7 ]在微处理器的访问。
30
RDY [ DTACK ]
就绪/数据确认
（开漏输出） 。
英特尔模式（ RDY ） ，这个输出作为IOCHRDY 。一个10K的上拉是
所需。
在摩托罗拉模式（ DTACK ） ，这个低电平有效输出指示
成功的数据总线传输。一个10K的上拉是必需的。
31
49, 50
ERR
DREQ [ 0 ： 1 ]
错误状态
（输出） 。该引脚置为高电平，如果任何一个时钟误差
（ C4b的时钟丢失） ， DMA溢出条件或PLL解锁发生。
DMA请求
（输出） 。当设备上的DMA操作是
启用时，该引脚为DMA请求传输读/写从/到
装置。
DMA应答
（ TTL输入） 。当在设备上的DMA操作
启用时，该引脚接收确认为DMA读/写
从/到设备。
JTAG时钟输入
（ TTL输入） 。建议的最大时钟频率为
16兆赫。如果不使用，该引脚悬空。
JTAG串行输入数据
（ TTL输入） 。如果不使用，该引脚应留
悬空。
47, 48
DACK [0：1 ]
10
11
TCK
TDI
2-148
初步信息
引脚说明
针＃
12
13
17
18
22
23
21
24
15, 40, 65, 86
16, 41, 52, 66,
79, 93
名字
TDO
TMS
X1/CLKIN
X2
PLL_LO
PLL_LI
VCO_VSS
VCO_VDD
VDD [0：3 ]
VSS [0： 5]
描述
MT90810
JTAG串行输出数据
（输出） 。如果不使用，该引脚应留
悬空。
JTAG模式控制输入
（ TTL输入） 。如果不使用，该引脚应
悬空。
时钟输入引脚/晶体振荡器引脚1 。
晶体振荡器引脚2
（输入） 。如果X1是时钟输入端，该引脚应
悬空。
PLL环路滤波器输出。
（输出6毫安驱动器） 。
PLL环路滤波器的输入。
(1
A
低电平/高电平输入电流） 。
接地片上VCO 。
+5伏电源为片内VCO 。
+5伏电源。
地面上。
设备概述
敏迪MT90810是MVIP兼容设备。它
提供了一个完整的，符合成本效益，符合MVIP
在MVIP总线和各种接口之间
处理器，电话接口等的
电路。该FMIC支持384全双工，时间
时分复用（TDM ） ，信道。这些
信道被划分为256个全双工MVIP
通道和128全双工地方频道。该
采样速率为每信道为8kHz和宽度
每个信道的是8位的总数据速率
64千每个通道/秒。
的互连费的内部时钟电路既包括
模拟和数字PLL和支持所有MVIP时钟
模式。该装置可以被配置为一个定时
主即外部16.384MHz的晶振或
4.096 ， 8.192或16.384MHz的外部时钟源
用于产生MVIP时钟信号。该设备可以
也可以作为一个奴隶的MVIP总线操作，
它的主时钟同步到4MHz的MVIP
总线时钟。
设备的本地串行接口支持PCM
2.048 ， 4.096速率和8.192Mb / s时，每通道
消息模式中，一个附加的控制流，以及
通过微处理器并行端口DMA 。
此外，固定及流动互连可编程的组
输出帧信号和本地输出时钟可能
可以用于提供适当的框架和时钟
脉冲来驱动其他地方串行总线，如GCI 。
微处理器接口，可以读取和
写入的数据存储器，连接存储器和
所有的内部控制寄存器。连接和
数据存储器可被读取和更新，而
MVIP总线是活动的，即，连接可
在不中断总线活动。
功能说明
开关
的互连费提供了将数据从任何开关
输入信道到任何输出通道。这是
通过缓冲剂的每一个样品完成
信道在一个片上384字节的静态RAM。样本
被写入到这个数据RAM中的一个固定的顺序，并
在由编程确定的顺序读出
的连接存储器。输入移位寄存器和
保持锁存器的每个输入数据流组成的
串行到并行上的输入转换模块
该FMIC和输出保持寄存器的移位
寄存器构成并行到串行转换
块上的互连费的输出。
数据存储器
数据存储是一个384字节静态RAM块，
提供了缓冲的一个样本为每个384的
通道。输入移位寄存器和锁存保持为
每个输入流构成了串行到并行
输入转换模块。每个输入通道
映射到一个独特的位置，在RAM中，如图所示
表18 - “数据存储器映射” 。
数据存储器可被读取和写入的
微处理器（请参阅“软件控制”进一步
详细说明） 。注意，写入到数据存储器可以是
徒劳的，因为内容将被覆盖
上的串行输入数据流的输入数据。
2-149
CMOS
MT90810
灵活的MVIP接口电路
初步信息
特点
MVIP
和ST总线
柔顺
MVIP加强与384x384开关
信道容量（ 256 MVIP渠道; 128
地方频道）
片上PLL用于MVIP主/从操作
2.048,4.096,8.192MHz的本地输出时钟
具有可编程极性
本地串行接口可编程为
2.048 ， 4.096 ，或8.192Mb / s，具有相关联的
时钟输出
额外的控制输出流
每通道消息模式
长达两个独立的可编程群体
每12帧的信号
摩托罗拉非复用或Intel复用/
非复用微处理器接口
MT90810AK
问题2
1994年10月
订购信息
100引脚PQFP
0 ° C至+ 70°C
描述
敏迪MT90810是一种灵活的MVIP接口电路
（ FMIC ） 。该MVIP （多厂商集成
协议）兼容设备提供了一个完整的
MVIP的MVIP总线之间的接口标准
各种各样的处理器，电话接口
和其它电路。内置的数字时隙交换
提供MVIP提高了全之间切换
MVIP总线和多达128个满的任意组合
每个64kbps的复式当地的渠道。一个8位的
微处理器端口允许实时控制
开关和设备配置编程。
板载时钟电路，包括模拟和
数字锁相环，支持所有MVIP时钟
模式。本地接口支持PCM率
2.048 ， 4.096和8.192Mb /秒，以及并行的DMA
通过微处理器的端口。
应用
中等大小的数字交换矩阵
MVIP接口功能
串行总线控制和监视
集中式语音处理系统
语音/数据多路复用器
EX_8KA
EX_8KB
X2
X1 / CLKIN PLL_LO
PLL_LI
FRAME
SEC8K
C4b
C2o
F0b
DSO [0：7 ]
DSi的[0：7 ]
LDO [0：3 ]
LDI [0：3 ]
TCK
TMS
TDI
TDO
时序和时钟控制
（振荡器和模拟&数字PLL ）
提高开关
S-P /
P -S
数据存储器
连接内存
可编程
帧信号
CLK2
CLK4
CLK8
RESET
集体安全条约组织
FGA [ 0:11 ]
FGB [ 0:11 ]
JTAG
微处理器接口
ERR
AD [ 0 ： 7 ] A [ 0 ： 1 ] ALE
WR /
读/写
RD /
DS
CS
RDY / DREQ [ 0 ： 1 ] DACK [ 0 ： 1 ]
DTACK
图1 - 功能框图
2-145
初步信息
MT90810
引脚说明
针＃
58, 60, 63, 67, 70,
72, 74, 77
59, 61, 64, 68, 71,
73, 75, 78
80, 82, 83, 85
87, 88, 89, 90
4
名字
DSO [0：7 ]
DSi的[0：7 ]
LDO [0：3 ]
LDI [0：3 ]
集体安全条约组织
描述
MVIP DSO流
（双向CMOS ） 。 2.048Mb / s的串行数据
流符合ST- BUS串行数据流的规范。
MVIP DSi的流
（双向CMOS ） 。 2.048Mb / s的串行数据
流符合ST- BUS串行数据流的规范。
本地输出串行数据流
（输出） 。串行数据流
可编程为2.048 ， 4.096和8.192Mb / s的数据速率。
本地输入串行数据流
（ TTL输入） 。串行数据流
可编程为2.048 ， 4.096和8.192 Mb / s的数据传输速率。
控制ST- BUS输出
（输出） 。这是一个1.024Mb / s的输出。该
这个流中的每个比特的状态是由集体安全条约组织确定的位
连接存储器高。
MVIP F0信号
CMOS（输入/输出） 。 ST- BUS 8kHz的帧信号
MVIP C4信号
CMOS（输入/输出） 。 ST- BUS 4.096MHz时钟
MVIP C2信号
（输出） 。 ST- BUS为2.048MHz时钟。该引脚
自动设定为高阻抗时，它不被驱动。
MVIP SEC8K信号
CMOS（输入/输出） 。二次8kHz的信号
使用，也可以作为输入源到芯片上的数字PLL或作为
输出到MVIP总线。
外部8kHz的输入A
（ TTL输入） 。
外部8kHz的输入B
（ TTL输入） 。
本地帧输出信号
（输出） 。这8kHz的帧信号具有
占空比和周期等于MVIP F0信号。
8MHz的本地输出时钟
（输出） 。这是一个8MHz的时钟。
4MHz的本地输出时钟
（输出） 。这为4MHz时钟有责任
周期和周期等于所述MVIP C4的信号。
2MHz的本地输出时钟
（输出） 。这2MHz的时钟有责任
周期和周期等于所述MVIP C2的信号。
帧A组帧信号
（输出） 。可编程的框架
信号。该帧群的输出由在模式位来确定
帧寄存器进行编程的任何输出，输出驱动使
为DSO ，或输出帧脉冲与本地串行数据应用
流。
帧B组帧信号
（输出） 。可编程的框架
信号。该帧群的输出由在模式位来确定
帧寄存器进行编程的任何输出，输出驱动使
对于DSI公司，或输出帧脉冲与本地串行数据流使用。
芯片复位
（施密特输入） 。此低电平有效复位清除所有内部
寄存器，连接存储器和数据存储器
微处理器的地址/数据总线
（双向TTL ） 。
微处理器访问内部寄存器，连接和数据
回忆。
在非复用模式：数据总线。
在复用模式：复用的地址和数据总线。
55
56
54
53
F0b
C4b
C2o
SEC8K
91
92
94
95
97
98
100, 1, 2, 3, 5, 20,
33, 46, 57, 69, 81,
96
EX_8KA
EX_8KB
FRAME
CLK8
CLK4
CLK2
FGA [ 0:11 ]
6, 7, 8, 9, 14, 28,
39, 51, 62, 76, 84,
99
19
35, 36, 37, 38, 42,
43, 44, 45
FGB [ 0:11 ]
RESET
AD [ 0：7]
2-147
MT90810
引脚说明
针＃
32, 34
名字
A[0:1]
初步信息
描述
微处理器地址
（ TTL输入） 。
在非复用模式：地址FMIC内部寄存器
在复用模式：未使用（悬空） 。
29
ALE
微处理器地址锁存使能
（ TTL输入） 。选择
微处理器模式。
在英特尔复用模式下，此信号的下降沿被用来
样的地址。
27
CS
微处理器总线片选
（ TTL输入） 。此低电平输入
使微处理器访问的连接和数据存储器及
内部寄存器。
读/数据选通
（ TTL输入） 。
英特尔模式（ RD ） ，这个低电平有效的输入配置数据总线
作为输出。
在摩托罗拉模式（ DS ） ，本低电平有效的输入与CS操作以
能够读取和写入操作。
26
RD / [ DS ]
25
WR / [R / W]
写\\读/写选
（ TTL输入） 。
英特尔模式（ WR ） ，这个低电平有效的输入配置数据总线
作为输入。
在摩托罗拉方式（R / W）时，该输入控制数据的方向
总线D [0：7 ]在微处理器的访问。
30
RDY [ DTACK ]
就绪/数据确认
（开漏输出） 。
英特尔模式（ RDY ） ，这个输出作为IOCHRDY 。一个10K的上拉是
所需。
在摩托罗拉模式（ DTACK ） ，这个低电平有效输出指示
成功的数据总线传输。一个10K的上拉是必需的。
31
49, 50
ERR
DREQ [ 0 ： 1 ]
错误状态
（输出） 。该引脚置为高电平，如果任何一个时钟误差
（ C4b的时钟丢失） ， DMA溢出条件或PLL解锁发生。
DMA请求
（输出） 。当设备上的DMA操作是
启用时，该引脚为DMA请求传输读/写从/到
装置。
DMA应答
（ TTL输入） 。当在设备上的DMA操作
启用时，该引脚接收确认为DMA读/写
从/到设备。
JTAG时钟输入
（ TTL输入） 。建议的最大时钟频率为
16兆赫。如果不使用，该引脚悬空。
JTAG串行输入数据
（ TTL输入） 。如果不使用，该引脚应留
悬空。
47, 48
DACK [0：1 ]
10
11
TCK
TDI
2-148
初步信息
引脚说明
针＃
12
13
17
18
22
23
21
24
15, 40, 65, 86
16, 41, 52, 66,
79, 93
名字
TDO
TMS
X1/CLKIN
X2
PLL_LO
PLL_LI
VCO_VSS
VCO_VDD
VDD [0：3 ]
VSS [0： 5]
描述
MT90810
JTAG串行输出数据
（输出） 。如果不使用，该引脚应留
悬空。
JTAG模式控制输入
（ TTL输入） 。如果不使用，该引脚应
悬空。
时钟输入引脚/晶体振荡器引脚1 。
晶体振荡器引脚2
（输入） 。如果X1是时钟输入端，该引脚应
悬空。
PLL环路滤波器输出。
（输出6毫安驱动器） 。
PLL环路滤波器的输入。
(1
A
低电平/高电平输入电流） 。
接地片上VCO 。
+5伏电源为片内VCO 。
+5伏电源。
地面上。
设备概述
敏迪MT90810是MVIP兼容设备。它
提供了一个完整的，符合成本效益，符合MVIP
在MVIP总线和各种接口之间
处理器，电话接口等的
电路。该FMIC支持384全双工，时间
时分复用（TDM ） ，信道。这些
信道被划分为256个全双工MVIP
通道和128全双工地方频道。该
采样速率为每信道为8kHz和宽度
每个信道的是8位的总数据速率
64千每个通道/秒。
的互连费的内部时钟电路既包括
模拟和数字PLL和支持所有MVIP时钟
模式。该装置可以被配置为一个定时
主即外部16.384MHz的晶振或
4.096 ， 8.192或16.384MHz的外部时钟源
用于产生MVIP时钟信号。该设备可以
也可以作为一个奴隶的MVIP总线操作，
它的主时钟同步到4MHz的MVIP
总线时钟。
设备的本地串行接口支持PCM
2.048 ， 4.096速率和8.192Mb / s时，每通道
消息模式中，一个附加的控制流，以及
通过微处理器并行端口DMA 。
此外，固定及流动互连可编程的组
输出帧信号和本地输出时钟可能
可以用于提供适当的框架和时钟
脉冲来驱动其他地方串行总线，如GCI 。
微处理器接口，可以读取和
写入的数据存储器，连接存储器和
所有的内部控制寄存器。连接和
数据存储器可被读取和更新，而
MVIP总线是活动的，即，连接可
在不中断总线活动。
功能说明
开关
的互连费提供了将数据从任何开关
输入信道到任何输出通道。这是
通过缓冲剂的每一个样品完成
信道在一个片上384字节的静态RAM。样本
被写入到这个数据RAM中的一个固定的顺序，并
在由编程确定的顺序读出
的连接存储器。输入移位寄存器和
保持锁存器的每个输入数据流组成的
串行到并行上的输入转换模块
该FMIC和输出保持寄存器的移位
寄存器构成并行到串行转换
块上的互连费的输出。
数据存储器
数据存储是一个384字节静态RAM块，
提供了缓冲的一个样本为每个384的
通道。输入移位寄存器和锁存保持为
每个输入流构成了串行到并行
输入转换模块。每个输入通道
映射到一个独特的位置，在RAM中，如图所示
表18 - “数据存储器映射” 。
数据存储器可被读取和写入的
微处理器（请参阅“软件控制”进一步
详细说明） 。注意，写入到数据存储器可以是
徒劳的，因为内容将被覆盖
上的串行输入数据流的输入数据。
2-149
QQ：2880707522 复制
