MT9044
T1 / E1 / OC3系统同步
超前信息
特点
支持AT&T TR62411和Bellcore实验室
GR- 1244 -CORE 3地层，地层4
对于DS1增强和地层时序4
接口
支持ITU -T G.812 IV型的时钟1,544
kbit / s的接口和2048 kbit / s的接口
支持ETSI ETS 300 011 ， TBR 4 ， TBR 12
对于E1接口和TBR 13计时
可选1.544MHz ， 2.048MHz的或为8kHz输入
参考信号
提供C1.5 ，C2，C3 ，C4，C6 ，C8， C16，以及
C19 （ STS - 3 / OC3时钟除以8 ）输出
时钟信号
提供5种不同风格的8千赫帧
脉冲
0.05 PPM缓缴频率精度
缓缴指示
衰减从1.9Hz漫步
提供时间间隔误差（ TIE ）校正
接受基准输入来自两个独立的
来源
JTAG边界扫描
DS5058
问题3
1999年9月
订购信息
MT9044AP
44引脚PLCC
MT9044AL
44引脚MQFP
-40至+85
°C
描述
该MT9044 T1 / E1 / OC3系统同步
包含一个数字锁相环（DPLL ），它
提供定时和同步信号
multitrunk T1和E1主速率的传输链路
和STS -3 / 0C3链接。
该MT9044产生ST- BUS时钟和帧
信号是锁相于任一个为2.048MHz ，
1.544MHz ，或为8kHz输入参考。
的MT9044符合AT&T TR62411和
符合Bellcore GR- 1244 -CORE的Stratum 3 ，地层4
加强和地层4 ;和ETSI ETS 300 011这
见面会抖动/漂移容限，抖动/漂移
转让，固有抖动/漂移，频率精度，
捕捉范围，相变坡，缓缴
对于这些频率和MTIE要求
特定连接的阳离子。
应用
同步和定时控制
multitrunk T1 ， E1和STS - 3 / OC3系统
ST-总线时钟和帧脉冲源
OSCI
OSCO
TCLR
VDD
VSS
主时钟
TCK
TDI
TMS
TRST
TDO
PRI
美国证券交易委员会
IEEE
1149.1a
TIE
校正
电路
虚拟
参考
DPLL
产量
接口
电路
参考
SELECT
MUX
参考
SELECT
选
参考
状态
SELECT
输入
减值
MONITOR
TIE
校正
启用
状态
SELECT
C19o
C1.5o
C3o
C2o
C4o
C6o
C8o
C16o
F0o
F8o
F16o
RSP
TSP
反馈
RSEL
LOS1
LOS2
自动/手动
控制状态机
保护时间
电路
频率
SELECT
MUX
APLL
ACKO
ACKI
MS1
MS2
RST缓缴
G要
协泰
FS1
FS2
图1 - 功能框图
1
MT9044
超前信息
PRI
美国证券交易委员会
TRST
TCLR
TCK
VSS
TMS
RST
TDI
FS1
FS2
6 5 4 3 2 1 44 43 42 41 40
PRI
美国证券交易委员会
TRST
TCLR
TCLK
VSS
TMS
RST
TDI
FS1
FS2
44 43 42 41 40 39 38 37 36 35 34
39
38
37
36
35
34
33
32
31
30
29
VDD
OSCO
OSCI
VSS
F16o
RSP
F0o
TSP
F8o
C1.5o
AVDD
7
8
9
10
11
12
13
14
15
16
17
MT9044
TEST
RSEL
MS1
MS2
TDO
LOS1
LOS2
G要
VSS
协泰
缓缴
VDD
OSCO
OSCI
VSS
F16o
RSP
F0o
TSP
F8o
C1.5o
AVDD
1
2
3
4
5
6
7
8
9
10
11
MT9044AL
33
32
31
30
29
28
27
26
25
24
23
TEST
RSEL
MS1
MS2
TDO
LOS1
LOS2
G要
VSS
协泰
缓缴
18 19 20 21 22 23 24 25 26 27 28
12 13 14 15 16 17 18 19 20 21 22
C3o
C2o
C4o
C19o
ACKI
VSS
ACKO
C8o
C16o
C6o
VDD
图2 - 引脚连接
引脚说明
管脚管脚
PLCC MQFP
1,10, 39,4,17
23,31
,25
2
3
40
41
名字
V
SS
TCK
TCLR
地面上。
0伏。
测试时钟（ TTL输入） ：
提供时钟的JTAG测试逻辑。该引脚
内部上拉至V
DD
.
TIE复位电路（ TTL输入） ：
逻辑低电平此输入复位的时间间隔
导致输入相的重新对准，输出误差（TIE ），校正电路
相位，如图19 TCLR引脚如图应保持低电平最少
为300ns 。该引脚内部下拉至VSS 。
测试复位（ TTL输入） ：
异步初始化通过JTAG TAP控制器
把它在测试逻辑复位状态。该引脚内部下拉至VSS 。
二级参考（ TTL输入） 。
这是一个二（ PRI & SEC）的输入
参考源（下降沿）用于同步。有三种可能的
频率（ 8kHz的， 1.544MHzMHz ，或2.048MHz的）也可以使用。的选择
输入的参考是基于所述MS1，MS2 ， LOS1 ， LOS2 ， RSEL ，和协泰
控制输入（自动或手动） 。该引脚在内部上拉至V
DD
.
主参考（ TTL输入） 。
见引脚说明美国证券交易委员会。该引脚
内部上拉至V
DD
.
正电源电压。
+5V
DC
标称。
振荡器主时钟（ CMOS输出） 。
对于晶操作， 20MHz晶体
从这个引脚OSCI连接，见图10。时钟振荡器的操作，
该引脚悬空，见图9 。
振荡器主时钟（ CMOS输入） 。
对于晶操作， 20MHz的晶体
从这个引脚OSCO连接，见图10。时钟振荡器的操作，这
销被连接到一个时钟源，参见图9 。
帧脉冲ST -BUS 8.192 Mb / s的（ CMOS输出） 。
这是一个8kHz的61ns活跃
低成帧脉冲，这标志着一个ST-总线帧的开始。这通常是
使用ST- BUS工作在8.192 Mb / s的。参见图20 。
描述
4
5
42
43
TRST
美国证券交易委员会
6
7,28
8
44
1,22
2
PRI
V
DD
OSCO
9
3
OSCI
11
5
F16o
2
C3o
C2o
C4o
C19o
ACKI
VSS
ACKO
C8o
C16o
C6o
VDD
超前信息
引脚说明（续）
管脚管脚
PLCC MQFP
12
6
名字
RSP
描述
MT9044
接收同步脉冲（ CMOS输出） 。
这是一个8kHz的488ns高电平有效帧
脉冲，这标志着一个ST-总线帧的末尾。这通常用于
连接西门子慕尼黑32设备。参见图21 。
帧脉冲ST- BUS 2.048Mb / S（ CMOS输出） 。
这是一个8kHz的244ns活跃
低成帧脉冲，这标志着一个ST-总线帧的开始。这通常是
使用ST- BUS工作在2.048Mb / s和4.096Mb / s的。参见图20 。
发射同步脉冲（ CMOS输出） 。
这是一个8kHz的488ns高电平有效帧
脉冲，这标志着一个ST-总线帧的开始。这通常用于
连接西门子慕尼黑32设备。参见图21 。
帧脉冲（ CMOS输出） 。
这是一8kHz的122ns活性高成帧脉冲，
这标志着一帧的开始。参见图20 。
时钟1.544MHz （ CMOS输出） 。
此输出用于在T1中的应用程序。
模拟VDD 。
+5V
DC
标称。
时钟3.088MHz （ CMOS输出） 。
此输出用于在T1中的应用程序。
时钟为2.048MHz （ CMOS输出） 。
此输出在使用ST- BUS操作
2.048Mb/s.
时钟4.096MHz （ CMOS输出） 。
此输出在使用ST- BUS操作
2.048Mb / s和4.096Mb / s的。
时钟19.44MHz （ CMOS输出） 。
这个输出被用在OC3 / STS3应用程序。
模拟PLL时钟输入（ CMOS输入） 。
该输入时钟是一个基准
内部模拟PLL 。该引脚内部下拉至VSS 。
模拟PLL时钟输出（ CMOS输出） 。
这个输出时钟由生成
内部模拟PLL 。
时钟8.192MHz的（ CMOS输出） 。
此输出在使用ST- BUS操作
8.192Mb/s.
时钟16.384MHz的（ CMOS输出） 。
该输出用于ST- BUS操作
一个16.384MHz的时钟。
时钟6.312兆赫（ CMOS输出） 。
此输出用于DS2的应用程序。
13
7
F0o
14
8
TSP
15
16
17
18
19
20
21
22
24
25
26
27
29
30
9
10
11
12
13
14
15
16
18
19
20
21
23
24
F8o
C1.5o
AVDD
C3o
C2o
C4o
C19o
ACKI
ACKO
C8o
C16o
C6o
缓缴
缓缴（ CMOS输出） 。
这个输出变为逻辑高时的数字
PLL进入保持模式。
协泰
保护时间（施密特输入） 。
此输入在所使用的MT9044状态机
手动和自动两种模式。在这个引脚上的信号会影响状态变化
主要保持模式和小学正常模式，主要的
保持模式和二级普通模式。在此输入的逻辑电平被选通
在由F8o的上升沿。见表4和5 。
保护时间（ CMOS输出） 。
该LOS1输入由F8o的上升沿门控，
缓冲输出的G要。该引脚通常用于通过驱动的GTi输入
一个RC电路。
二级参考损耗（ TTL输入） 。
此输入通常连接到
亏损线路接口单元（ LIU）的信号（ LOS ）输出信号。当高，
SEC的基准信号丢失或无效。 LOS2 ，随着LOS1和GTi的输入
在自动控制操作时控制MT9044的状态机。逻辑
在此输入电平由F8o的上升沿门中。该引脚在内部上拉
下拉到VSS 。
32
26
G要
33
27
LOS2
3
MT9044
引脚说明（续）
管脚管脚
PLCC MQFP
34
28
名字
LOS1
描述
超前信息
主要参考损耗（ TTL输入） 。
通常情况下，外部设备的一个应用
逻辑高到该输入时的优先级的基准信号丢失或无效。逻辑
在此输入电平由F8o的上升沿门中。见LOS2描述。这
引脚内部下拉至VSS 。
测试串行数据输出（ TTL输出） 。
JTAG串行数据从该引脚的输出
TCK下降的边缘。该引脚为高阻态时， JTAG扫描
没有启用。
模式/控制选择2 （ TTL输入） 。
这个输入时，在与移动用户相结合，
决定了设备的模式（自动或手动）和状态（正常，缓缴
或自由运行）运行。在此输入的逻辑电平由上升沿门控
的F8o 。见表3 。
模式/控制选择1 （ TTL输入） 。
在此输入的逻辑电平由门控
上升F8o的边缘。见引脚说明MS2 。该引脚在内部上拉下来
到Vss 。
参考源选择（ TTL输入） 。
在手动控制，一个逻辑低电平选择
PRI （主）参考源作为输入参考信号和一个逻辑高
选择美国证券交易委员会（二级）的输入。在自动化控制，该引脚必须处于逻辑
低。在此输入的逻辑电平由F8o的上升沿门中。见表2 。
该引脚内部下拉至VSS 。
测试（ TTL输入） 。
此输入通常连接到低电平。当拉高，它使
内部测试模式。该引脚内部下拉至VSS 。
频率选择2 （ TTL输入） 。
这个输入，在与FS1 ，选择结合
其中的3种频率（ 8kHz的， 1.544MHz ，或2.048MHz的）可以是输入
到PRI和SEC的投入。见表1 。
频率选择1 （ TTL输入） 。
见引脚说明FS2 。
测试串行数据输入（ TTL输入） 。
JTAG串行测试指令和数据被转移
在该引脚上。该引脚在内部上拉至V
DD
.
复位（施密特输入） 。
逻辑低电平此输入复位MT9044 。为了确保
正确的操作，则该设备必须改变控制的方法之后进行复位，
参考信号频率的变化和电。 RST引脚应举行
低最少为300ns的。而RST引脚为低电平时，所有的帧和时钟输出
处于逻辑高电平。复位后，输入参考源和输出时钟
和帧脉冲的相位，如图19对齐。
测试模式选择（ TTL输入） 。
控制的状态转变的JTAG信号
TAP控制器。该引脚在内部上拉至V
DD
.
35
29
TDO
36
30
MS2
37
31
MS1
38
32
RSEL
39
40
33
34
TEST
FS2
41
42
43
35
36
37
FS1
TDI
RST
44
38
TMS
4
超前信息
功能说明
该MT9044是Multitrunk系统同步，
提供定时（时钟）和同步（帧）的
信号接口的T1和E1初级电路
率数字传输链路。
图1示出的功能块图，它是
在下面的章节中描述。
参考选择MUX电路
该MT9044接受两个同时参考
输入信号，并且工作在其下降沿。
无论是主参考（ PRI ）信号或
次级参考（ SEC）的信号可以选择
作为输入到TIE校正电路。的选择是
基于控制，模式和参考
设备的选择。看表1，表4和5 。
频率选择电路MUX
该MT9044工作于三种可能之一
输入参考频率（ 8kHz的， 1.544MHz或
为2.048MHz ） 。频率选择输入（ FS1和
FS2 ）确定的三个频率可能
可以使用在参考输入（ PRI和SEC） 。两
输入必须有应用到相同的频率
他们。复位（ RST ）必须在每次执行
频率选择输入变化。操作FS1
和FS2都处于逻辑低电平时被保留，并且不能
被使用。见表1 。
FS2
0
0
1
1
FS1
0
1
0
1
MT9044
输入频率
版权所有
8kHz
1.544MHz
2.048MHz
表1 - 输入频率选择
时间间隔误差（ TIE ）校正电路
领带校正电路，使能时，防止
在相位阶跃变化的输入参考信号
从造成的相位阶跃变化（ PRI或SEC）
图1所示的数字锁相环块的输入。
在参考输入重排，如
从主参考（PRI ）连接到交换机中
二级参考（ SEC ） ，在阶跃变化
将发生在输出信号的相位。 A相的步骤
在DPLL的输入将导致不可接受的
在输出信号的相位变化。
如图3所示， TIE校正电路
接收到两个基准之一（PRI或SEC）的
信号，通过一个可编程传递信号
延时线，并使用该延迟的信号作为
内部虚拟参考，它被输入到数字锁相环。
因此，虚拟参考是一个延迟版本
所选择的参考。
期间的开关，从一个参考其它的
状态机网络连接第一个改变了设备的模式
TCLR
复位延时
控制
电路
控制信号
延迟值
PRI或SEC
从
参考
选择MUX
可编程
延迟电路
虚拟
参考
到DPLL
比较
电路
TIE校正
启用
从
状态机
反馈
信号
频率
选择MUX
图3 - TIE APFC电路
5
QQ：2880707522 复制
