ZL30406
SONET / SDH时钟倍频PLL
数据表
特点
符合Telcordia公司GR- 253-的抖动要求
芯为OC-48 ，OC- 12和OC -3个评分
符合ITU -T G.813对STM-抖动要求
16 ， STM -4， STM- 1速率
提供四个差分LVPECL输出时钟的
77.76 MHz的
提供了一个CML差分时钟的可编程
以19.44兆赫， 38.88兆赫， 77.76 MHz和
155.52兆赫
提供单端CMOS时钟，
19.44 MHz的
提供输出时钟使能/禁用控制
接受一个CMOS参考在19.44 MHz的
3.3 V电源
ZL30406QGC
ZL30406QGG1
2006年3月
订购信息
64引脚TQFP
托盘
64引脚TQFP *托盘，烘烤& Drypack
*无铅雾锡
-40 ° C至+ 85°C
描述
该ZL30406是一个模拟锁相环（ APLL ）
旨在提供速率转换和抖动
衰减SDH （同步数字体系）
与SONET（同步光网络）
网络设备。该ZL30406产生很
满足的抖动要求低抖动时钟
符合Telcordia GR- 253 -CORE OC- 48 ， OC- 12 ， OC- 3 ， OC- 1
率和ITU -T G.813 STM - 16 ， STM- 4和STM - 1
率。
该ZL30406接受CMOS兼容参考
在19.44 MHz和产生四个差分LVPECL
输出时钟在77.76兆赫，一个CML差分
时钟可编程为19.44兆赫， 38.88兆赫，
77.76 MHz和155.52 MHz和单端
CMOS时钟频率为19.44兆赫。输出时钟可以
可以单独启用或禁用。
应用
SONET / SDH线卡
网元时钟卡
LPF
C77oEN-A
C77oEN-B
OC- CLKOEN
C77o
,
C155o
C19o ， C38o ，
CML -P / N输出
OC - CLKoP / N
C19i
频率
&期
探测器
19.44MHz
C77oP/N-D
BIAS
引用&
偏置电路
环
滤波器
产量
VCO
C77oP/N-A
C77oP/N-B
C77oP/N-C
接口
电路
C19o
VDD GND
VCC
FS1-2
C19oEN
C77oEN-C
C77oEN-D
15
图1 - 功能框图
1
卓联半导体公司
卓联， ZL和卓联半导体公司标识是卓联半导体公司的商标。
版权所有2003-2006 ，卓联半导体公司保留所有权利。
ZL30406
数据表
GND
VCC1
VCC
OC- CLKON
OC- CLKoP
GND
VCC2
LPF
GND
GND
BIAS
OC- CLKOEN
C77oEN-A
C77oEN-B
C77oEN-C
C77oEN-D
GND
C77oN-A
C77oP-A
VCC
GND
C77oP-B
C77oN-B
VCC
GND
C77oN-C
C77oP-C
VCC
GND
C77oP-D
C77oN-D
VCC
64
2
62
60
58
56
54
52
50
48
46
44
65 - EP_GND
4
6
42
8
10
38
12
36
14
34
16
18
20
22
24
26
28
30
32
ZL30406
40
GND
VCC
VDD
GND
VCC
GND
VDD
GND
NC
GND
GND
NC
GND
C19o
VDD
GND
图2 - TQFP 64引脚（顶视图）
变更摘要
下表捕获从2005年2月号的变化。
页面
1
项
变化
更新订购信息。
引脚说明
引脚说明表
针＃
1
2
3
4
5
6
7
名字
GND
VCC1
VCC
OC- CLKON
OC- CLKoP
GND
VCC2
地面上。
0伏。
正模拟电源。
+3.3 V ±10%
正模拟电源。
+3.3 V ±10%
SONET / SDH的时钟（ CML输出） 。
这些输出提供一个可编程
差分CML时钟频率为19.44兆赫， 38.88兆赫， 77.76 MHz和155.52 MHz的。
的输出频率被选择以FS2和FS1引脚。
地面上。
0伏
正模拟电源。
+3.3 V ±10%
描述
GND
VDD
NC
NC
NC
VDD
IC
FS2
FS1
C19oEN
GND
C19i
VDD
GND
NC
GND
2
卓联半导体公司
ZL30406
引脚说明表（续）
针＃
8
9
10
11
12
名字
LPF
GND
GND
BIAS
OC- CLKOEN
描述
数据表
低通滤波器（模拟） 。连接到这个引脚上的外部RC网络（R
F
和C
F
)
为低通滤波器。
地面上。
0伏
地面上。
0伏
偏见。
图11给出了推荐的偏置电路。
SONET / SDH时钟使能（ CMOS输入） 。
如果拉高该控制引脚使
在OC- CLKoP / N差分驱动器。拉此输入低电平禁止输出
时钟，而不去激活差分驱动器。
C77时钟输出使能A（ CMOS输入） 。
如果拉高该控制引脚
使C77oP / N -A的输出时钟。拉此输入低电平禁止输出
时钟，而不去激活差分驱动器。
C77时钟输出使能B（ CMOS输入） 。
如果拉高该控制引脚
使C77oP / N -B的输出时钟。拉此输入低电平禁止输出
时钟，而不去激活差分驱动器。
C77时钟输出使能C（ CMOS输入） 。
如果拉高该控制引脚
使C77oP / N- C的输出时钟。拉此输入低电平禁止输出
时钟，而不去激活差分驱动器。
C77时钟输出使能D（ CMOS输入） 。
如果拉高该控制引脚
使C77oP / N -D输出时钟。拉此输入低电平禁止输出
时钟，而不去激活差分驱动器。
地面上。
0伏
正数字电源。
+3.3 V ±10%
没有内部粘合连接。悬空。
没有内部粘合连接。悬空。
没有内部粘合连接。悬空。
正数字电源。
+3.3 V ±10%
内部连接。
该引脚连接到接地（ GND ） 。
频率选择2-1 （ CMOS输入） 。
这些输入将时钟
频率上的OC - CLKO输出。可能的输出频率是
19.44兆赫（00） ， 38.88兆赫（01） ， 77.76兆赫（10） ， 155.52兆赫（11） 。
C19o输出使能（ CMOS输入） 。
如果拉高该控制引脚使
C19o输出时钟。要将这个引脚拉低强制输出驱动器为高
阻抗状态。
地面上。
0伏
C19参考输入（ CMOS输入） 。
该引脚是一个单端输入参考
源用于同步。该引脚接受19.44兆赫。
正数字电源。
+3.3 V ±10%
地面上。
0伏
没有内部粘合连接。悬空。
地面上。
0伏。
C77oEN-A
13
C77oEN-B
14
C77oEN-C
15
C77oEN-D
16
17
18
19
20
21
22
23
24
25
26
GND
VDD
NC
NC
NC
VDD
IC
FS2
FS1
C19oEN
27
28
29
30
31
32
GND
C19i
VDD
GND
NC
GND
3
卓联半导体公司
ZL30406
引脚说明表（续）
针＃
33
34
35
36
37
38
39
40
41
42
43
44
45
46
47
48
49
50
51
52
53
54
55
56
57
58
59
60
61
62
63
64
65
名字
GND
VDD
C19o
GND
NC
GND
GND
NC
GND
VDD
GND
VCC
GND
VDD
VCC
GND
VCC
C77oN-D
C77oP-D
GND
VCC
C77oP-C
C77oN-C
GND
VCC
C77oN-B
C77oP-B
GND
VCC
C77oP-A
C77oN-A
GND
EP_GND
地面上。
0伏
正数字电源。
+3.3 V ±10%
描述
数据表
C19时钟输出（ CMOS输出） 。
该引脚提供一个单端CMOS
在19.44 MHz的时钟。
地面上。
0伏
没有内部粘合连接。悬空。
地面上。
0伏
地面上。
0伏
没有内部粘合连接。悬空。
地面上。
0伏
正数字电源。
+3.3 V ±10%
地面上。
0伏
正模拟电源。
+3.3 V ±10%
地面上。
0伏
正数字电源。
+3.3 V ±10%
正模拟电源。
+3.3 V ±10%
地面上。
0伏
正模拟电源。
+3.3 V ±10%.
C77时钟输出（ LVPECL输出） 。
这些输出提供一个差
LVPECL时钟频率为77.76兆赫。未使用的端口LVPECL应留有未结束
降低电源电流。
地面上。
0伏
正模拟电源。
+3.3 V ±10%.
C77时钟输出（ LVPECL输出） 。
这些输出提供一个差
LVPECL时钟频率为77.76兆赫。未使用的端口LVPECL应留有未结束
降低电源电流。
地面上。
0伏
正模拟电源。
+3.3 V ±10%.
C77时钟输出（ LVPECL输出） 。
这些输出提供一个差
LVPECL时钟频率为77.76兆赫。未使用的端口LVPECL应留有未结束
降低电源电流。
地面上。
0伏
正模拟电源。
+3.3 V ±10%.
C77时钟输出（ LVPECL输出） 。
这些输出提供一个差
LVPECL时钟频率为77.76兆赫。未使用的端口LVPECL应留有未结束
降低电源电流。
地面上。
0伏
裸露的芯片焊盘接地。
0伏（连接到GND）
4
卓联半导体公司
ZL30406
1.0
功能说明
数据表
该ZL30406是一个模拟锁相环这对于提供速率转换和抖动衰减
SONET / SDH OC- 48 / STM- 16 ， OC- 12 / STM -4， OC- 3 / STM - 1的应用程序。的功能框图
ZL30406示于图1和简要说明示于以下各节。
1.1
频率/相位检测器
频率/相位检测器比较输入参考信号的频率/相位与反馈
从分频器电路的信号，并提供对应于该频率/相位误差信号
两者之间的区别。这个误差信号被传递到环路滤波器电路并进行平均，以控制
VCO频率。
1.2
环路滤波器
的环路滤波器是一个低通滤波器。这种低通滤波器确保满足一个网络抖动要求
19.44 MHz的输入参考频率。该环路滤波器的转角频率是可配置的与外部
电容器和电阻器，连接到LPF引脚和接地如下所示。
ZL30406
LPF
内环路
滤波器
R
F
C
F
RF = 8.2千欧， CF = 470 nF的
（ 14 kHz的PLL带宽）
图3 - 外部环路滤波器
1.3
VCO
压控振荡器（VCO）接收来自环路滤波器的滤波后的误差信号，并基于所述
误差信号的电压，产生一个主频率。压控振荡器的输出被连接到输出接口
电路，分频VCO和缓冲器产生的时钟。
5
卓联半导体公司
MT90401
SONET / SDH系统的同步
数据表
特点
符合GR- 253 -CORE的SONET要求
第3层和SONET最小时钟
符合GR- 1244 -CORE的Stratum 3要求
符合G.813选项1和选项的要求
2 SDH设备时钟（ SEC）与外部
抖动衰减器
提供OC - 3 / STM - 1 ， DS3 ， E3 ， 19.44兆赫，
DS2 ， E1 ， T1 ， 8 kHz和ST- BUS时钟输出
接受基准输入来自两个独立的
来源
可选1.544兆赫， 2.048兆赫， 19.44 MHz或
为8kHz输入参考频率
0.02 ppm的精度缓缴
可调节的输出时钟相位支持主 -
从安排
硬件或微处理器控制（ 8位
微处理器接口）
3.3 V电源
JTAG边界扫描
订购信息
MT90401AB
80引脚LQFP
MT90401AB1 80引脚LQFP *
*无铅雾锡
-40 ° C至+ 85°C
托盘
托盘
2005年1月
应用
SONET / SDH分/插复用器
SONET / SDH的上行链路
综合接入设备
ATM边缘交换机
描述
该MT90401是一个数字锁相环（ DPLL）
其被设计来同步SDH（同步
数字体系）和SONET （同步光
网络）网络设备。该MT90401使用
为保证输出信号的时序保持
通过的Telcordia ， ANSI和规定范围内的
在正常操作期间和在存在国际电信联盟
干扰对传入的同步信号。
LOCK
VDD
VSS
TCLR
C20i
TCK
TDI
TMS
TRST
TDO
PRI
美国证券交易委员会
Prioor
Secoor
主时钟
IEEE
1149.1a
TIE
校正
电路
选
为参考
ENCE
TIE
校正
启用
参考
SELECT
虚拟
参考
DPLL
产量
接口
电路
状态
SELECT
输入
减值
MONITOR
参考
SELECT
MUX
参考
MONITOR
状态
SELECT
C155P/N
C19o
C1.5o
C2o
C4o
C6o
C8o
C16o
C44/C34
F0o
F8o
F16o
反馈
频率
SELECT
MUX
RSEL
控制状态机
RST MS1 MS2的故障保持PCCI植绒D 0 / D 7 A 0 / A6 CS，DS， R / W
FS1
FS2
图1 - 功能框图
1
卓联半导体公司
卓联， ZL和卓联半导体公司标识是卓联半导体公司的商标。
版权所有2003-2005卓联半导体公司保留所有权利。
MT90401
数据表
该MT90401可以自由运行操作，锁定或保持模式。环路滤波器的转角频率可被选择为
适应SONET应用程序或适合SDH应用。该MT90401使用一个外部20 MHz振荡器作为其
掌握时钟，它不需要外部环路滤波器元件。
在硬件模式中， MT90401可被控制，并通过外部引脚监视。在微创方式，一
微处理器可以用于更广泛的控制和监视。
IC
DS
植绒
LOCK
PCCI
缓缴
VDD4
C34/C44
VSS7
C20i
NC
VDD3
TCLR
RSEL
C19o
VSS5
IC
C6o
C1.5o
Prioor
60
62
64
36
66
34
68
32
70
72
28
74
26
76
24
78
22
80
2
4
6
8
10
12
14
16
18
20
58
56
54
52
50
48
46
44
42 40
38
Secoor
OE
CS
RST
HW
D0
D1
D2
D3
VSS8
IC
IC
VDD5
D4
D5
D6
D7
读/写
A0
IC
MT90401AB
30
FS1
FS2
TDI
TRST
TCLK
TMS
TDO
VREF
VSS4
C155P
C155N
VDD
VDD2
VSS3
IC
VSS2
PRI
美国证券交易委员会
E3/DS3
E3DS3/OC3
IC
A1
A2
A3
A4
VSS9
A5
A6
SONET / SDH的
VDD1
VSS1
F16o
C16o
C8o
C4o
C2o
F0o
图2 - 引脚连接80引脚LQFP的MT90401
2
卓联半导体公司
MS1
MS2
F8o
MT90401
引脚说明
针＃
1
2-5
6
7, 8
9
名字
IC
A1 - A4
V
SS9
A5, A6
描述
内部连接。
悬空。
数据表
地址1 4 （可承受5V电压输入） 。
地址输入的并行处理器接口。
数字地。
0伏特
针对5 6个（可承受5V电压输入） 。
地址输入的并行处理器接口。
SONET / SD
SONET / SDH （输入） 。
在硬件模式下设置该引脚为高电平，有一个环路滤波器的转角
H
70毫赫的频率，并限制相位斜率为每秒885纳秒。设置该引脚为低电平
具有大约1.1赫兹的角频率和相位斜率限制为每53纳秒
1.326毫秒。该引脚不起任何作用，如果该设备是不是在硬件模式。
V
DD1
V
SS1
F16o
正电源。
数字电源。
数字地。
0伏特
帧脉冲ST -BUS 8.192 Mb / s的（ CMOS输出） 。
这是一8kHz的61ns活性低
成帧脉冲，这标志着一个ST-总线帧的开始。这通常用于ST-
在8.192 Mb / s的总线操作。
时钟16.384兆赫（ CMOS输出） 。
此输出用于ST-总线操作与
16.384 MHz的时钟。
时钟8.192兆赫（ CMOS输出） 。
此输出在使用ST- BUS操作
8.192 Mb / s的。
时钟4.096兆赫（ CMOS输出） 。
该输出为2.048 Mb / s的使用ST- BUS操作
和4.096 Mb / s的。
时钟2.048兆赫（ CMOS输出） 。
此输出在使用ST- BUS操作
2.048 Mb / s的。
帧脉冲ST -BUS 2.048 Mb / s的（ CMOS输出） 。
这是一个8 kHz的244 ns的低电平有效
成帧脉冲，这标志着一个ST-总线帧的开始。这通常用于ST-
在2.048 Mb / s的和4.096 Mb / s的总线操作。
模式/控制选择1 （输入） 。
这个输入，连同MS2，确定状态
（普通，缓缴或自由运行）运行。请参阅表3 15.逻辑电平页上的这
输入由F8o的上升沿门中。该引脚不执行任何功能，如果该设备不是
在硬件模式。
模式/控制选择2 （输入） 。
这个输入，连同MS1，确定状态
操作（通常，缓缴或自由运行） 。请参阅表3 15.逻辑电平页上的这
输入由F8o的上升沿门中。该引脚不执行任何功能，如果该设备不是
在硬件模式。
帧脉冲通用（ CMOS输出） 。
这是一个8千赫122纳秒活性高成帧脉冲，
这标志着一个TDM帧的开始。这通常是用于TDM流
工作在8.192兆位/秒。
10
11
12
13
14
15
16
17
C16o
C8o
C4o
C2o
F0o
18
MS1
19
MS2
20
F8o
21
E3DS3/OC3
E3DS3或OC - 3的选择（输入） 。
在硬件模式下低该引脚上使
差分155.52 MHz的输出时钟上的C155N / C155P引脚;这也将导致
C34 / C44引脚输出的标称时钟频率除以4，在硬件模式下，高
该引脚上禁用的C155N / C155P销差155.52 MHz的输出时钟;这
也将导致C34 / C44引脚输出其额定时钟频率。该引脚不执行
功能如果设备未在硬件模式。
3
卓联半导体公司
MT90401
引脚说明（续）
针＃
22
名字
E3/DS3
描述
数据表
E3或DS3选择（输入） 。
在硬件模式下低该引脚上选择的时钟频率
44.736兆赫的C34 / C44销，而高选择的34.368 MHz的时钟速率。该引脚
不执行任何功能，如果该设备不处于硬件模式。
二级参考（输入） 。
这是两个（ PRI & SEC）输入参考源之一
（下降沿）用于同步。之一的四种可能的频率（ 8kHz的，
1.544兆赫， 2.048兆赫或19.44兆赫）可被使用。在硬件模式的选择
输入参考是基于所述MS1，MS2和RSEL控制输入。
主参考（输入） 。
这是两个（ PRI & SEC）输入参考源之一
（下降沿）用于同步。之一的四种可能的频率（ 8kHz的，
1.544兆赫， 2.048兆赫或19.44兆赫）可被使用。在硬件模式的选择
输入参考是基于所述MS1，MS2和RSEL控制输入。
数字地。
0伏特
内部连接。
悬空
模拟地。
0伏特
正模拟电源。
模拟电源。
正电源。
数字电源。
LVDS 155.52兆赫（输出） ） 。
差分输出产生155.52 MHz的时钟
数字地。
0伏特
LVDS参考电压（输入） 。
IEEE 1149.1a测试数据输出（输出） 。
如果不使用，该引脚悬空。
IEEE 1149.1a测试模式选择（输入） 。
如果不使用，该引脚被拉高。
IEEE 1149.1a测试时钟信号（输入） 。
如果不使用，该引脚被拉高。
IEEE 1149.1a复位信号（输入） 。
如果不使用，该引脚保持低电平。
IEEE 1149.1a测试数据输入（输入） 。
如果不使用，该引脚被拉高。
频率选择2 （输入） 。
该输入，与FS1结合，选择其中四
可能的频率（8千赫， 1.544兆赫， 2.048兆赫或19.44兆赫）可被输入到优先级
和美国证券交易委员会的投入。欲了解更多详细信息，请参阅FS2位描述如表6 - 控制寄存器1
（地址00H - 读/写） 。
频率选择1 （输入） 。
该输入，与FS2结合，选择其中四
可能的频率（8千赫， 1.544兆赫， 2.048兆赫或19.44兆赫）可被输入到优先级
和美国证券交易委员会的投入。欲了解更多详细信息，请参阅FS1位描述如表6 - 控制寄存器1
（地址00H - 读/写） 。
主要参考超出了范围（ CMOS输出） 。
在这个引脚上的逻辑高电平表示
主参考是关闭的超过12 ppm的PLL的中心频率。该
测量是使用从20 MHz时钟产生的信号以1秒的基础上做
输入的C20i 。当在20MHz的时钟的精度是
±
4.6 ppm，则有效总分
在PRIOOR信号的范围限制会
+
16.6 ppm至-7.4 10ppm或7.4 ppm至-16.6 ppm的。
时钟1.544兆赫（ CMOS输出） 。
此输出用于在T1中的应用程序。
时钟6.312兆赫（ CMOS输出） 。
此输出用于DS2或J2的应用程序。
内部连接。
配合低的正常运行。
23
美国证券交易委员会
24
PRI
25
26
27
28
29
30
31
32
33
34
35
36
37
38
39
V
SS2
IC
V
SS3
V
DD2
V
DD
C155N,
C155P
V
SS4
VREF
TDO
TMS
TCLK
TRST
TDI
FS2
40
FS1
41
Prioor
42
43
44
C1.5o
C6
IC
4
卓联半导体公司
MT90401
引脚说明（续）
针＃
45
46
47
名字
V
SS5
C19o
RSEL
数字地。
0伏特
描述
数据表
时钟19.44兆赫（ CMOS输出） 。
这个输出被用在OC-N和STM-N的应用。
参考源选择（输入） 。
逻辑低电平选择的PRI （主）参考源
作为输入参考信号和一个逻辑高电平选择SEC的（次要的）输入。逻辑
在此输入电平由F8o的上升沿门中。欲了解更多详细信息，请参阅RSEL位
描述见表6 - 控制寄存器1 （地址00H - 读/写） 。
TIE线路清除（输入） 。
逻辑低电平此输入清除时间间隔误差（ TIE ）
造成输出相位与输入相位重新调整校正电路。该TCLR销
应保持低了至少300纳秒。当此引脚保持低电平时，时间间隔误差
校正电路被禁用。
正电源。数字电源。
无连接。
20 MHz的时钟输入（可承受5V电压输入） 。
该引脚的输入主20 MHz的时钟。
数字地。
0Volts
钟34.368兆赫/时钟44.736兆赫（ CMOS输出） 。
这个输出时钟是
可编程为任34.368兆赫（对于E3应用程序）或44.736兆赫（对于DS3
应用程序）。输出时钟是通过控制引脚在硬件模式下或控制的控制
位时，该设备是在微创模式。
如果E3DS3 / OC3控制引脚或控制位为高电平时， C34 / C44引脚将输出其额定
频率。如果E3DS3 / OC3控制引脚或位为低， C34 / C44引脚将输出其额定
频率的4分（ C8.5o / C11o ）
48
TCLR
49
50
51
52
53
V
DD3
NC
C20i
V
SS7
C34/C44
54
55
56
V
DD4
PCCI
正电源。
数字电源。
相位连续性控制输入（ 3 V输入） 。
在这个引脚上的信号会影响状态
主要保持模式和主正常模式和主缓缴的变化
模式和二级普通模式。在此输入的逻辑电平由上升沿门控
的F8o 。参见图12 ， “控制状态图”的详细信息，第21页。
锁定指示灯（ CMOS输出） 。
该输出为高电平时， PLL处于锁频
到输入参考。
快速锁定模式（输入） 。
在硬件模式下，按住该引脚为高电平比普通锁快
输入的参考。该引脚不起任何作用，如果该设备是不是在硬件模式。在
快速锁定模式下，漂移产生的PLL是必要的，妥协。
数据选通（ 5 V容限输入） 。
这个输入是摩托罗拉的活性低数据选通
处理器接口。
内部连接。
配合低的正常运行。
二级参考输出捕获范围（ CMOS输出） 。
在这个引脚上的逻辑高电平
表示该次级基准电压源关闭了PLL中心频率超过12
PPM 。测量是利用从产生的信号以1秒的基础上做
在C20i销20 MHz的时钟输入。当在20MHz的时钟的精度是
±
4.6 PPM
有效走出SECOOR信号的范围限制会
+
16.6 ppm至-7.4 10ppm或
7.4 ppm至-16.6 ppm的。
缓缴
缓缴（ CMOS输出） 。
这个输出变为高电平时，该设备处于保持模式。
57
58
LOCK
植绒
59
60
61
DS
IC
Secoor
5
卓联半导体公司
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