CMOS ST- BUS系列
MT8941B
高级T1 / CEPT数字中继锁相环
特点
提供T1时钟频率为1.544 MHz的锁定到8
kHz参考时钟（帧脉冲）
CEPT提供时钟， 2.048 MHz和ST- BUS
时钟和定时信号锁定到内部或
外部的8 kHz的参考时钟
典型的固有输出抖动（未连接过滤的） = 0.07
UI的峰 - 峰
典型的抖动衰减： 10赫兹= 23分贝， 100
赫兹= 43分贝， 540千赫
≥
64分贝
无抖动“FREE -RUN ”模式
未提交的双输入NAND门
低功耗CMOS技术
DS5186
第1期
1999年6月
订购信息
MT8941BE
MT8941BP
24引脚塑料DIP （ 600密耳）
28引脚PLCC
-40 ° C至+ 85°C
描述
该MT8941B是双数字锁相环
规定的定时和同步信号
T1或CEPT传输链路和ST -BUS 。
该网络首先PLL提供的时钟T1 （ 1.544兆赫）
在8 kHz的同步于输入帧脉冲。该
为CEPT传输链路和定时信号
ST-总线是由第二个PLL提供锁定到一个
内部或外部8kHz的帧脉冲信号。
该MT8941B提供了改进的抖动性能
在MT8940 。这两种器件还具有一定的
功能上的差异，这被列在节
在“ MT8941B和MT8940之间的差异” 。
应用
同步和定时控制T1
和CEPT数字中继线传输链路
ST- BUS时钟和帧脉冲源
F0i
DPLL ＃ 1
C12i
2 ： 1 MUX
CVB
变量
时钟
控制
CV
ENCV
MS0
MS1
MS2
MS3
C8Kb
模式
选择
逻辑
帧脉冲
控制
输入
选择器
4.096兆赫
时钟
控制
DPLL ＃ 2
时钟
发电机
Ai
Bi
2.048兆赫
时钟
控制
F0b
C4b
C4o
ENC4o
C16i
C2o
C2o
ENC2o
Yo
V
DD
V
SS
RST
图1 - 功能框图
1
MT8941B
CMOS
24引脚PDIP
图2 - 引脚连接
引脚说明
针＃
名字
DIP
PLCC
描述
1
1
EN
CV
可变时钟使能（ TTL兼容输入）
- 该输入直接控制的三种状态
简历（引脚22 ）在所有操作模式。当高，使CV和LOW时，看跌期权
它在高阻抗状态。它还控制CVB信号（引脚21 ）如果这三种状态MS1
为LOW 。当ENCV为HIGH时，销CVB是输出和低电平时，它是在高
阻抗状态。然而，如果移动用户是HIGH时， CVB总是输入。
MS0
C12i
MS1
F0i
F0b
模式选择' 0'输入（ TTL兼容） -
该输入结合MS1 （引脚4 ）选择
操作两个的DPLL的主要模式。 （参照表1和表2）。
12.352 MHz的时钟输入（ TTL兼容） -
主时钟输入为DPLL ＃ 1 。
模式选择- 1输入（ TTL兼容） -
该输入结合MS0 （引脚2 ）选择
操作两个的DPLL的主要模式。 （参照表1和表2）。
帧脉冲输入（ TTL兼容） -
这是在8千赫帧脉冲输入。 DPLL ＃ 1
锁，以该输入的下降沿产生的T1 （ 1.544兆赫）的时钟。
帧脉冲双向（ TTL兼容输入和图腾柱输出） -
根据
选择用于DPLL ＃2的次要方式，它提供了8 kHz的帧脉冲输出或作为
一个输入到一个外部帧脉冲。
模式选择- 2输入（ TTL兼容） -
该输入结合MS3 （引脚17 ）选择
操作的DPLL ＃ 2次要模式。 （请参阅表3）。
16.384 MHz的时钟输入（ TTL兼容） -
主时钟输入为DPLL ＃ 2 。
2
3
4
5
6
2
3
6
7
8
7
8
9
10
9
10
11
12
MS2
C16i
EN
C4o
启用4.096 MHz时钟（ TTL兼容输入） -
这种积极的高投入使得-C 40 （针
11 ）输出。低电平时，输出-C 40处于高阻状态。
C8Kb
时钟8 kHz的双向（ TTL兼容输入和图腾柱输出） -
这是8
该DPLL ＃在正常模式下2锁在下降沿kHz的输入信号。
当DPLL ＃ 2是在单时钟模式下，该引脚输出一个8 kHz的内部信号
由DPLL ＃1其也被内部连接到数字锁相环＃ 2中提供。
C4o
时钟4.096兆赫（三态输出）
- 这是出现在引脚上的信号的逆
13（ C4b的）在4.096兆赫，并在该帧脉冲（ F0B ）窗口的上升沿。高
这个输出的阻抗状态是由ENC4o （引脚9 ）控制。
地（ 0伏）
11
13
12
2
14
V
SS
C8Kb
C4o
VSS
C4b
C2o
C2o
NC
ENVC
MS0
C12i
MS1
F0i
F0b
MS2
C16i
ENC4o
C8Kb
C4o
VSS
1
2
3
4
5
6
7
8
9
10
11
12
24
23
22
21
20
19
18
17
16
15
14
13
VDD
RST
CV
CVB
Yo
Bi
Ai
MS3
ENC2o
C2o
C2o
C4b
4
3
2
1
28
27
26
NC
C12i
MS0
ENCV
VDD
RST
CV
12
13
14
15
16
17
18
NC
MS1
F0i
F0b
MS2
C16i
ENC4o
5
6
7
8
9
10
11
25
24
23
22
21
20
19
NC
CVB
Yo
Bi
Ai
MS3
ENC2o
28引脚PLCC
CMOS
引脚说明（续）
针＃
名字
DIP
PLCC
MT8941B
描述
时钟4.096 MHz-双向（ TTL兼容输入和图腾柱输出）
- 当
的模式选择位的MS3 （引脚17 ）为高电平时，提供4.096 MHz的时钟输出与
在该帧脉冲（ F0B ）窗口下降沿。当销17为低时， C4b的是一个输入到一个
在4.096 MHz的外部时钟。
时钟2.048兆赫（三态输出）
- 这是除2 C4b的输出（引脚13 ）和
在该帧脉冲（ F0B ）窗口的下降沿。该输出的高阻抗状态
由EN控制
C2o
（引脚16 ） 。
时钟2.048兆赫（三态输出） -
这是除2 C4b的输出的（引脚13）和
在该帧脉冲（ F0B ）窗口的上升沿。该输出的高阻抗状态是
通过EN控制
C2o
（引脚16 ） 。
13
15
C4b
14
16
C2o
15
17
C2o
16
19
EN
C2o
启用2.048 MHz时钟（ TTL兼容输入） -
这种积极的高投入使这两个C 20
和C 20的输出（管脚14和15） 。低电平时，这些输出为高阻态
条件。
MS3
艾毕
Y
o
CVB
模式选择3输入（ TTL兼容） -
该输入结合MS2 （引脚7 ）选择
操作的DPLL ＃ 2次要模式。 （请参阅表3）。
输入A和B （ TTL兼容） - 这些
是未提交的NAND的两个输入端
门
.
输出y（图腾柱输出） -
输出未提交的与非门。
可变时钟双向（ TTL兼容输入和图腾柱输出） -
当
作为过程的DPLL ＃ 1 NORMAL模式输出（ MS1 -LOW ） ，该引脚提供
1.544 MHz的时钟锁定到输入帧脉冲F0i （引脚5） 。当MS1为高电平时，它是一个
输入至一个外部时钟以1.544 MHz或2.048 MHz至8 kHz时提供内部信号
到DPLL ＃2 。
可变时钟（三态输出） -
这是在信号的反向输出端上出现的
销21 ，其中，所述高阻抗状态由EN控制
CV
（引脚1 ） 。
RESET （施密特触发输入）
- 此输入（低电平有效）放MT8941B在复位状态。
为了保证正常运行，设备必须上电后复位。的时间常数
对于上电复位电路（参见图9-13）必须至少音响的的5倍的上升时间
的电源。在正常工作时， RST引脚必须保持为低电平最少
60nsec重置设备。
V
DD
(+5V)
电源。
无连接。
17
18,
19
20
21
20
21,
22
23
24
22
23
26
27
CV
RST
24
28
4,
5,
18,
25
V
DD
NC
3
MT8941B
CMOS
功能说明
C8Kb （ DPLL ＃ 2 ）
或F0i （ DPLL ＃ 1 ）
采样边缘
该MT8941B是双数字锁相环
提供定时和同步信号，以
T1和CEPT接口电路（ 30 + 2 ）
主多路复用数字传输链路。如
中的功能框图中所示（参见图1） ，
该MT8941B具有两个数字锁相环
（的DPLL ） ，相关联的输出控制和模式
选择逻辑电路。两人的DPLL ，虽然
在原理类似，独立运营提供
T1（ 1.544兆赫）和CEPT （ 2.048 MHz）的传输
时钟和ST- BUS定时信号。
在两种操作的DPLL背后的原理是
在图3所示的主时钟分频为
8千赫，在那里与8千赫的输入进行比较，并
根据相位比较器的输出，
主时钟频率进行校正。
主时钟
（ 12.352兆赫/
16.384兆赫）
INTERNA
l
8千赫
更正
CS
F0b
（ DPLL ＃ 2 ）
加速
地区
更正
减速
地区
t
CS
无修正
t
CSF
DPLL ＃ 1
:
t
CS
= 4
×
T
P12
±
0.5
×
T
P12
DPLL ＃ 2 ：吨
CS
= 512
×
T
P16
±
0.5
×
T
P16
t
CSF
= 766
×
T
P16
在那里，T
P12
是12.352 MHz的主时钟振荡器周期
对于DPLL ＃ 1和T
P16
是16.384 MHz的主时钟周期
对于DPLL ＃ 2 。
图4 - 相比较
参考信号将与下降沿对齐
的CS如果基准信号比快
内部8 kHz的信号。
输入至输出的相位关系
频率
更正
÷
8
产量
（ 1.544兆赫/
2.048兆赫）
输入
（ 8千赫）
相
对照
÷
193 /
÷
256
图3 - 数字锁相环的原理
该MT8941B达到的频率校正在
两个方向上通过使用三种方法高速化，
慢下来，没有校正。
如图4所示， 8千赫的下降沿
输入信号（ C8Kb的DPLL ＃2或F0i的DPLL ＃ 1 ）
用于采样的内部产生8千赫
钟，并在每校正信号（CS）的一次
帧（ 125
s).
如果采样CS为“1” ，则
DPLL使得加速或减速校正
取决于内部8的采样值
kHz的信号。取样“0”或“1”使
频率校正电路分别拉伸或
半个周期缩了主时钟， 1
瞬间在框架中。如果采样CS为“0” ，然后
在DPLL使得主时钟不改正
输入。注意，由于该内部8kHz的信号和
CS信号是从主时钟产生的，一
修正会导致两个时钟伸展或收缩
按相等于半个周期同步
主时钟。
一旦同步，的下降沿
参考信号（ C8Kb或F0i ）将与对齐
无论是在落下或CS的上升沿。这是对齐
在CS的上升沿时，所述参考信号
比内部8 kHz的信号慢。在另一
一方面，在下降沿
4
无修正窗口大小为324纳秒的DPLL ＃ 1
和32
s
对于DPLL ＃ 2 。这是可能的，相对
基准信号的相位以摆动所述无糖内
纠正窗口取决于它的抖动和
主时钟的相对漂移。其结果是，在
所述输入信号和之间的相位关系
输出时钟（和帧脉冲的情况下DPLL ＃ 2 ）
可能会发生变化最多的窗口大小。这
情况示于图4中的最大
对于DPLL ＃ 1相位变化是324纳秒和DPLL
＃ 2是32μs 。然而，该相位差可以是
敏迪的T1 / CEPT的输入抖动缓冲吸收
设备。
无纠正窗口充当滤波器为低
频率抖动和漂移，因为DPLL不
追踪里面的参考信号。的大小
无纠正窗口小于或等于大小
在T1和CEPT设备的输入抖动缓冲
到保证，没有滑移将发生在所接收到的
T1 / CEPT框架。
该电路将保持同步，只要
输入频率的锁相范围之内
的DPLL （参考节中的“抖动性能
和锁定范围“作进一步详细说明） 。锁相
范围很宽，足以满足CCITT的线速度
特定网络阳离子（ 1.544兆赫
±32
PPM和2.048兆赫
±50
PPM ）的高容量地面数字
服务。
相位采样是在一个帧执行一次（8 kHz）的
每个DPLL 。该部门被定为8 193
DPLL ＃ 1，它锁定到输入的下降沿
CMOS
以8 kHz ，产生T1（ 1.544 MHz）的时钟。为
DPLL ＃ 2，部门设置为8 256
提供CEPT / ST- BUS时钟在2.048兆赫
同步于输入信号的下降沿（8
千赫） 。主时钟源为特定网络版是
12.352兆赫DPLL ＃1和16.384兆赫DPLL
＃2在操作的整个温度范围内。
输入MS0至MS3都用来选择
该MT8941B的操作模式，见表1 4 。
所有的输出被控制到高阻抗
条件由各自的使能控制。该
未提交的与非门是可在使用
包括Mitel的MT8976应用/ MH89760 （ T1
接口）
和
MT8979/MH89790
（ CEPT
接口）。
M
S
0
X
M
S
1
0
的模式
手术
正常
MT8941B
功能
提供T1（ 1.544 MHz）的时钟
同步的下降沿
输入帧脉冲（ F0i ） 。
DPLL ＃1除以CVB输入
193.分割输出是
连接到数字锁相环＃ 2 。
DPLL ＃1除以CVB输入
256.分割输出是
连接到数字锁相环＃ 2 。
0
1
DIVIDE-1
1
注意：
1
DIVIDE-2
X：表示不关心
表1. DPLL ＃ 1主模式
M M
S S
0 1
0
0
的模式
手术
正常
功能
提供CEPT / ST- BUS时间
信号锁定到的下降沿
8 kHz的输入信号C8Kb 。
操作模式
该MT8941B的操作被划分为
主要模式和次要模式。主要模式
由模式选择引脚德音响定义为两个的DPLL
MSO和MSI 。次要模式由选定的
销MS2和MS3和只适用于全数字锁相环
＃2 。有个不小的模式DPLL ＃ 1 。
的DPLL ＃ 1主要模式
DPLL ＃ 1可以在三种主要模式的操作
由MSO和MSI （表1 ）中选择。当MS1是
低，它在正常模式下，它提供了一个T1
（ 1.544兆赫）的时钟信号锁定到下降沿
的输入帧脉冲F0i （8千赫） 。 DPLL ＃ 1
需要12.352兆赫（ C12i ）主时钟输入。
在第二个和第三个主要模式（ MS1为HIGH ） ，
DPLL ＃ 1被设定为DIVIDE外部1.544兆赫或
适用于CVB （引脚21 ） 2.048 MHz信号。该
师可以通过MS 0被设置为任一193 （低）或
256 （高） 。在这些模式下，在8 kHz输出
C8Kb在内部连接到DPLL ＃ 2，其
工作在单时钟模式。
的DPLL ＃ 2大模式
有四种主要模式DPLL ＃ 2选择
由MSO和MSI ，如表2所示。在所有这些
模式DPLL ＃ 2提供了CEPT PCM30时机，
和ST-总线时钟和帧信号。
在NORMAL模式下， DPLL ＃ 2提供了CEPT / ST-
总线兼容的定时信号锁定到下落
8 kHz的输入信号（ C8Kb ）的边缘。这些
信号是4.096兆赫（ -C 40和C4b的）和2.048
兆赫（ C 20和C 20 ）的时钟，以及8千赫的帧
脉冲（ F0B ）从16.384 MHz主而得
时钟。该模式可以是相同的FREE-
RUN模式如果C8Kb引脚连接到V
DD
或V
SS
.
0
1
1
单身
CLOCK-2
1
0
提供CEPT / ST- BUS的时间和
FREE- RUN ，无需外部帧信号
投入，除了主时钟。
单身
CLOCK-1
提供CEPT / ST- BUS时间
信号锁定到的下降沿
提供的8 kHz的内部信号
DPLL ＃ 1 。
提供CEPT / ST- BUS时间
信号锁定到的下降沿
提供的8 kHz的内部信号
DPLL ＃ 1 。
0
1
表2. DPLL ＃ 2主要模式
M
S
2
1
M
S
3
功能说明
提供CEPT / ST -BUS 4.096 MHz和2.048
1兆赫的时钟，并根据8kHz的帧脉冲
主要模式中选择。
提供CEPT / ST -BUS 4.096兆赫& 2.048兆赫
根据主要模式时钟选择
1而F0B充当一个输入。然而，输入上
F0B对的DPLL ＃2的操作没有影响
除非是在自由运行模式。
覆盖的主要模式中选择和接受
正确的相位相关的外部4.096 MHz时钟
0
和8 kHz的帧脉冲，以提供ST-总线
在2.048 MHz的时钟兼容。
覆盖了主要的模式选择和接受
4.096 MHz的外部时钟来提供ST-总线
0
时钟和帧脉冲在2.048 MHz和8千赫，
分别。
0
1
表3. DPLL ＃ 2次要模式
在自由运行模式， DPLL ＃ 2生成待机动
单独CEPT和ST -BUS定时和帧信号
与在没有外部输入，除了主时钟设定
16.384兆赫。该DPLL不做任何修正本
CON组fi guration ，并提供定时信号，而不
任何抖动。
5
QQ：2881677436 复制
