ISO- CMOS ST- BUS 产品系列
MT8940
T1 / CEPT数字中继锁相环
特点
提供在1.544兆赫T1时钟锁定到输入
帧脉冲
来源CEPT （ 30 + 2 ）数字中继/ ST- BUS
锁定到内部时钟和定时信号或
外部的8 kHz的信号
TTL兼容的逻辑输入和输出
未提交的2输入与非门
单5伏电源
低功耗ISO- CMOS技术
第8期
1997年3月
订购信息
MT8940AE
24引脚塑料DIP （ 600密耳）
-40 ° C至+ 85°C
描述
该MT8940是双数字锁相环
规定的定时和同步信号
T1或CEPT传输链路和ST -BUS 。
该网络首先PLL提供的时钟T1 （ 1.544兆赫）
在8 kHz的同步于输入帧脉冲。该
为CEPT传输链路和定时信号
ST-总线是由第二个PLL提供锁定到一个
内部或外部8kHz的帧脉冲信号。
该MT8940是制作敏迪的ISO- CMOS
技术。
应用
同步和定时控制T1
和CEPT数字中继线传输链路
ST- BUS时钟和帧脉冲源
F0i
DPLL ＃ 1
C12i
2 ： 1 MUX
CVB
变量
时钟
控制
CV
ENCV
MS0
MS1
MS2
MS3
C8Kb
模式
选择
逻辑
帧脉冲
控制
输入
选择器
4.096兆赫
时钟
控制
DPLL ＃ 2
时钟
发电机
Ai
Bi
2.048兆赫
时钟
控制
F0b
C4b
C4o
ENC4o
C16i
C2o
C2o
ENC2o
Yo
V
DD
V
SS
RST
图1 - 功能框图
3-27
27
MT8940
ISO- CMOS
ENVC
MS0
C12i
MS1
F0i
F0b
MS2
C16i
ENC4o
C8Kb
C4o
VSS
1
2
3
4
5
6
7
8
9
10
11
12
24
23
22
21
20
19
18
17
16
15
14
13
VDD
RST
CV
CVB
Yo
Bi
Ai
MS3
ENC2o
C2o
C2o
C4b
图2 - 引脚连接
引脚说明
针＃
1
名字
EN
CV
描述
可变时钟使能（ TTL兼容输入）
- 该输入（内部上拉至V
DD
）直接
控制下的所有工作模式下的CV （引脚22 ）的三种状态。当高，使
CV和低的时候，把它在高阻抗状态。它也控制的三态
CVB信号（引脚21 ）如果MS1低。当EN
CV
为高电平时，销CVB是输出和时
低时，它是处于高阻抗状态。然而，如果移动用户是HIGH时， CVB总是输入。
模式选择' 0'输入（ TTL兼容） -
该输入（内部上拉至V
SS
）结合
与MS1 （引脚4 ）选择操作为的DPLL的主要模式。 （参照表1和表
2).
时钟12.355 MHz的输入（ TTL兼容） -
主时钟输入为12.355兆赫
±100ppm
为
DPLL ＃ 1 。
模式选择- 1输入（ TTL兼容） -
该输入（内部上拉至V
SS
）结合
与MS0 （引脚2 ）选择操作为的DPLL的主要模式。 （参照表1和表
2)
帧脉冲输入（ TTL兼容） -
这是帧脉冲输入（内部上拉至
V
DD
）以8 kHz 。 DPLL的＃1锁到该输入，以产生T1的下降沿（ 1.544
MHz）的时钟。
帧脉冲双向（ TTL兼容输入和图腾柱输出） -
根据
选择用于DPLL的＃2的次要模式中，它提供8千赫帧脉冲输出或动作
作为输入（内部上拉至V
DD
）到外部帧脉冲。
模式选择- 2输入（ TTL兼容） -
该输入（内部上拉至V
DD
）结合
与MS3 （引脚17 ）选择操作的DPLL ＃ 2次要模式。 （请参阅表3）。
时钟16.388 MHz的输入（ TTL兼容） -
主时钟输入为16.388 MHz的± 32 ppm的
DPLL ＃ 2 。
启用4.096 MHz时钟（ TTL兼容输入）
- 此高电平有效输入（内部上拉
到V
DD
），使-C 40 （引脚11 ）输出。低电平时，输出-C 40处于高阻
条件。
2
MS0
3
4
C12i
MS1
5
F0i
6
F0b
7
8
9
MS2
C16i
EN
C4o
3-28
ISO- CMOS
引脚说明（续）
针＃
10
名字
C8Kb
描述
MT8940
时钟8 kHz-双向（ TTL兼容输入和开漏输出， 100K
内部电阻到V
DD
)
- 这是在上升沿8千赫的输入信号，该信号的全数字锁相环＃ 2
在正常模式下的锁。当DPLL ＃ 2是在单时钟模式下，该引脚输出
由DPLL ＃1提供的8 kHz的信号，其也被内部连接到数字锁相环＃ 2 。
时钟4.096兆赫（三态输出） -
这是出现在引脚上的信号的逆
13（ C4b的）在4.096兆赫，并在该帧脉冲（ F0B ）窗口的上升沿。高
此输出阻抗状态是由EN控制
C4o
（ 9脚） 。
地（ 0伏）
时钟4.096 MHz-双向（ TTL兼容输入和图腾柱输出）
- 当
的模式选择位的MS3 （引脚17 ）为高电平时，提供4.096 MHz的时钟输出与
在该帧脉冲（ F0B ）窗口下降沿。当17脚为低电平， C4b的是一个输入（上拉
在内部V
DD
）以4.096 MHz的外部时钟。
时钟2.048兆赫（三态输出）
- 这是除2 C4b的输出（引脚13 ）和
在该帧脉冲（ F0B ）窗口的下降沿。该输出的高阻抗状态
由EN控制
C2o
（引脚16 ） 。
时钟2.048兆赫（三态输出） -
这是除2 C4b的输出的（引脚13）和
在该帧脉冲（ F0B ）窗口的上升沿。该输出的高阻抗状态是
通过EN控制
C2o
（引脚16 ） 。
启用2.048 MHz时钟（ TTL兼容输入）
- 此高电平有效输入（内部上拉
到V
DD
）使二者-C 20和C 20的输出（管脚14和15） 。低电平时，这些输出
在高阻抗状态。
模式选择3输入（ TTL兼容） -
该输入（内部上拉至V
DD
）结合
与MS2 （引脚7 ）选择操作的DPLL ＃ 2次要模式。 （请参阅表3）。
输入A和B （ TTL兼容） - 这些
有两个输入（内部上拉至V
SS
）的
未提交的与非门
.
输出y（图腾柱输出） -
输出未提交的与非门。
可变时钟双向（ TTL兼容输入和图腾柱输出） -
当
作为过程的DPLL ＃ 1 NORMAL模式输出（ MS1 -LOW ） ，该引脚提供
1.544 MHz的时钟锁定到输入帧脉冲F0i （引脚5） 。当MS1为高电平时，它是一个
输入（内部上拉至V
DD
）以1.544 MHz或2.048 MHz的外部时钟，以提供
内部信号以8 kHz到DPLL ＃ 2 。
可变时钟（三态输出） -
这是在信号的反向输出端上出现的
销21 ，其中，所述高阻抗状态的控制EN
CV
（引脚1 ） 。
复位（施密特触发输入） - 此
输入端（低电平有效）唤起复位条件为
装置。
V
DD
(+5V)
电源。
11
C4o
12
13
V
SS
C4b
14
C2o
15
C2o
16
EN
C2o
17
18,19
20
21
MS3
艾毕
Y
o
CVB
22
23
24
CV
RST
V
DD
3-29
MT8940
ISO- CMOS
相位采样是在一个帧执行一次（8 kHz）的
和部门都设置为8和193的DPLL ＃ 1 ，
用于锁定到输入的8下降沿
千赫产生T1（ 1.544 MHz）的时钟。虽然
相位采样的持续时间是相同的DPLL ＃2，
该部门被定为8和256提供的
CEPT / ST -BUS总线时钟频率为2.048 MHz的同步
的输入信号（ 8千赫）的上升沿。该
主时钟源为特定网络版将在12.355兆赫
±100
PPM的DPLL ＃ 1和16.388兆赫
±32
对于PPM
DPLL ＃ 2在整个温度范围内
操作。
输入MS0至MS3都用来选择
该MT8940的操作模式，见表1 4。所有
输出被分别控制到高
由各自的阻抗条件下使
控制。未提交的与非门可用
用于在应用程序中涉及敏迪
MT8976/MH89760
(T1
接口）
和
MT8979 / MH89790 （ CEPT接口） 。
功能说明
该MT8940是双数字锁相环
提供定时和同步信号，以
T1和CEPT接口电路（ 30 + 2 ）
主多路复用数字传输链路。如
如图1所示，它有两个数字锁相
回路（的DPLL ） ，相关联的输出控制和
模式选择逻辑电路。两人的DPLL ，
虽然在原理类似，独立运营
提供T1（ 1.544兆赫）和CEPT （ 2.048兆赫）
传输时钟，和ST -BUS定时信号。
在两种操作的DPLL背后的原理是
在图3所示的主时钟分频为
8千赫，在那里与8千赫的输入进行比较，并
根据相位比较器的输出，
主时钟频率进行校正。该
MT8940实现在这两个频率校正
通过使用主时钟在略微方向
更高的频率除以它不变或
伸展它的周期（在两个离散瞬时
帧）的划分根据前阶段
比较输出。当输入频率为
操作模式
该MT8940的操作被划分为
主要和次要模式。主要模式是
德网络连接的模式选择引脚MS0定义为的DPLL
和MS1 。次要模式通过选择MS2
和MS3 ，而只适用于全数字锁相环＃ 2 。那里
是个不小的模式DPLL ＃ 1 。
主时钟
（ 12.355兆赫/
16.388兆赫）
频率
更正
÷8
产量
（ 1.544兆赫/
2.048兆赫）
的DPLL ＃ 1主要模式
DPLL ＃ 1可以在三种主要模式的操作
由MSO和MSI （表1 ）中选择。当MS1是
低，它在正常模式下，它提供了一个T1
（ 1.544兆赫）的时钟信号锁定到的下降沿
输入帧脉冲F0i （8千赫） 。 DPLL ＃ 1要求
的12.355兆赫± 100 PPM （ C12i ）主时钟输入。
在第二个和第三个主要模式（ MS1为HIGH ） ，
DPLL ＃ 1被设定为DIVIDE外部1.544兆赫或
适用于CVB （引脚21 ） 2.048 MHz信号。该
师可以通过MS 0被设置为任一193 （低）或
256 （高） 。在这些模式中， 8kHz的输出是
内部连接到DPLL ＃ 2 ，经营中
单时钟模式。
的DPLL ＃ 2大模式
有四种主要模式DPLL ＃ 2选择
由MSO和MSI ，如表2所示。在所有这些
模式DPLL ＃ 2提供了CEPT PCM 30时间，
和ST-总线时钟和帧信号。
在NORMAL模式下， DPLL ＃ 2提供了CEPT和
ST-总线兼容的定时信号锁定到
8 kHz的输入信号（ C8Kb ）的上升沿。这些
输入（ 8千赫）
相
对照
÷193
/
÷256
图3 - 数字锁相环的原理
越高，不变的主时钟分，从而
有效地加快式本机产生的时钟
并最终拉在与同步
输入。如果输入频率比除以下部
主时钟，主时钟的周期是
半个周期拉长，以在两个分离的瞬间
相采样周期。这引入了一个总延迟
一个主时钟周期过采样
持续时间，然后将其分频以产生本地
信号同步的输入。一旦输出
相位锁定到输入的有效边沿，所述
电路将保持在锁定状态，只要
输入频率锁定在范围内（ ± 1.04
赫兹的DPLL的） 。锁相范围足够宽
为满足CCITT线率特定网络阳离子（ 1.544
兆赫±值为130ppm和2.048兆赫
±50ppm)
对于高
容量地面数字服务。
3-30
ISO- CMOS
信号是4.096兆赫（ -C 40和C4b的）和
2.048兆赫（ C 20和C 20 ）的时钟，以及8千赫
MS0
X
MT8940
功能
MS0
0
MS1
0
的模式
手术
正常
MS1
0
的模式
手术
正常
功能
提供T1（ 1.544
MHz）的时钟同步
到的下降沿
输入帧脉冲（ F0i ） 。
DPLL ＃ 1除以CVB
由193输入的分
输出端连接到
DPLL ＃ 2 。
DPLL ＃ 1除以CVB
由256输入的分
输出端连接到
DPLL ＃ 2 。
1
0
0
1
DIVIDE-1
0
1
1
1
DIVIDE-2
注意：
X：表示不关心
1
1
的DPLL ＃ 1表1主要模式
帧脉冲（ F0B ），这是从16.388衍生
MHz的主时钟。这种模式也可以提供
与输入ST- BUS定时和帧信号
（ C8Kb ）为高电平，主时钟设定在16.384
兆赫。该DPLL不做任何修正本
CON组fi guration ，并提供定时信号
兼容，而没有任何抖动的ST-总线格式。
在自由运行模式， DPLL ＃ 2生成和CEPT
没有外部ST- BUS定时和帧信号
除了投入主时钟设定在16.388兆赫。
因为主时钟源被设定在较高的
频率高于标称值时，数字锁相环使
必要的修改，以提供平均
定时兼容的ST-总线格式的信号。
的DPLL ＃ 2在单时钟- 1的操作
模式是相同的单时钟-2模式，
提供CEPT和ST -BUS兼容时机
同步到内部8 kHz的信号，信号
从DPLL ＃ 1分段方式获得。当
单时钟-1模式被选择为DPLL ＃2，它
自动选择DIVIDE - 1模式DPLL
＃1，并且因此，外部1.544 MHz的时钟信号
施加在CVB （引脚21）由DPLL ＃1除以
以8 kHz产生内部信号在其上
DPLL ＃ 2锁。同样，当单时钟- 2
模式被选择时，数字锁相环＃1是在除法-2模式，
用2.048兆赫的外部信号提供
内部8 kHz的信号， DPLL ＃ 2 。在这两个
模式，这种内部信号可在C8Kb （引脚
10）和数字锁相环＃ 2锁定到其下降沿提供
在CEPT和ST -BUS兼容的定时信号。
这是在对比的是普通模式，其中这些
定时信号具有上升沿同步
在C8Kb 8 kHz的信号。
的DPLL ＃ 2次要模式
次要模式DPLL ＃ 2取决于
该模式的状态选择位MS2和MS3 （引脚7
和17）。
提供ST -BUS / CEPT
定时信号锁定到
在8kHz的上升沿
输入信号在C8Kb 。
FREE- RUN提供ST- BUS时间
和帧无信号
外部输入，除了
主时钟。
单身
提供了CEPT / ST-
CLOCK - 1总线兼容时机
信号锁定到下落
在8kHz的内部边缘
通过DPLL提供的信号
#1.
单身
提供CEPT / ST- BUS
CLOCK- 2定时信号锁定到
在8kHz的下降沿
通过提供内部信号
DPLL ＃ 1 。
的DPLL ＃ 2表2主要模式
当MS3是HIGH时， DPLL ＃2操作中的任何一种
所选择MSO和MSI主要模式。
当MS3低，覆盖主要模式
选择并DPLL ＃ 2接受的外部时钟
4.096兆赫C4b的（引脚13）提供2.048兆赫
时钟（ C 20 C 20和）和8 kHz的帧脉冲
（ F0B ）与ST-总线格式兼容。
模式选择位MS2 ，控制信号
F0B方向（引脚6 ） 。当MS2为低电平时， F0B是一个
输入外部帧脉冲在8千赫。这
MS2
1
MS3
1
功能说明
提供ST- BUS 4.096 MHz和2.048
MHz的时钟和8kHz的帧脉冲
根据所选择的主要模式。
提供ST- BUS 4.096兆赫& 2.048兆赫
根据主要模式时钟
选择而F0B充当一个输入。
然而，输入上F0B有没有影响
的DPLL ＃2的操作，除非它是在
自由运行模式。
覆盖选择的主要方式，并
接受正确的相位相关的外部
4.096 MHz的时钟和8kHz的帧脉冲
提供ST-总线兼容的时钟在
2.048MHz.
覆盖选择的主要方式，并
接受4.096 MHz的外部时钟
提供ST-总线时钟和帧脉冲
在2.048 MHz和8 kHz的分别。
0
1
0
0
1
0
的DPLL ＃ 2表3次要模式
输入才有效，如果MS3也低和C4b的是
接受4.096 MHz的外部时钟，其具有
与外部输入适当的相位关系
3-31
QQ：2881677436 复制
