MT8920B
CMOS
STi0
IACK ， MS1
F0i
C4i
VDD
彩信
DTACK ，
忙， DCS
4
3
2
1
28
27
26
28引脚PDIP / CERDIP / SOIC
图2 - 引脚连接
引脚说明
针＃
1
2
名字
C4i
F0i
描述
4.096 MHz时钟。
ST-总线定时时钟用于建立比特小区边界为串行
总线。
帧脉冲。
用于将STPA同步到2048千字节的低脉冲会/ s的ST- BUS
流。 C4I到F0i identi网络下降沿后来的科幻RST下降沿ES的开始
一帧。
中断应答（模式1 ） 。
这个低电平有效的输入信号的当前总线周期是
一个中断向量取指周期。在接收到该确认时， STPA会
输出在D中的用户编程的向量号
0
- D
7
表示该中断源。
模式选择1 （模式2,3 ） 。
此输入用于选择设备的操作模式。低
应用于此引脚将选择模式3 ，而高将选择模式2 （参见表1 ）
ST- BUS输入0 。
这是输入的2048 kbit / s的ST-总线的串行数据流。
片选。
这个低电平有效的输入，用于选择所述的STPA用于并行存取。
数据选通（模式1） 。
这个低电平有效输入表示对STPA具有有效数据，对数据
在写操作或过程中在数据总线上的STPA必须输出有效数据总线
读操作。
输出使能（模式2 ） 。
此低电平输入使能数据总线驱动器输出。
输出使能（模式3 ） 。
这个低电平有效输出指示所选择的设备是为
读取，并且数据总线可用于传输数据。
读/写（模式1,2）。
该输入去音响未列名的数据总线传送作为一个读（R / W = 1）或写
（R / W = 0）的周期。
写使能（模式3 ） 。
这个低电平有效的输出指示数据总线上的数据是被
写入到外部设备的选定的位置。
3
IACK
MS1
4
5
6
STi0
CS
DS
OE
OE
7
读/写
WE
8-12
A0-A4
地址总线（模式1,2 ） 。
这些输入被用于选择内部寄存器和双端口
回忆STPA的。
A0-A4
地址总线（模式3 ） 。
由STPA生成并重新这些地址输出佛罗里达州的ECT
在内部RAM中的地址位置的信息将被从取出或存储英寸
在此模式中生成用于访问对于直接存储器传送的外部设备。
3-4
A4
A5 ， STCH
VSS
D0
D1
D2
D3
C4i
F0i
IACK ， MS1
STi0
CS
DS ， OE
R / W， WE
A0
A1
A2
A3
A4
A5 ， STCH
VSS
1
2
3
4
5
6
7
8
9
10
11
12
13
14
28
27
26
25
24
23
22
21
20
19
18
17
16
15
VDD
彩信
DTACK ，忙， DCS
IRQ ， 24/32
STo1
STo0
D7
D6
D5
D4
D3
D2
D1
D0
12
13
14
15
16
17
18
CS
DS ， OE
R / W， WE
A0
A1
A2
A3
5
6
7
8
9
10
11
25
24
23
22
21
20
19
IRQ ， 24/32
STo1
STo0
D7
D6
D5
D4
28引脚J形引线
CMOS
引脚说明（续）
针＃
13
名字
A5
A5
描述
MT8920B
地址位A5 （模式1 ） 。
这个输入被用于扩展STPA的地址范围。 A5
选择内部寄存器高时和发送/接收内存的时候低。
地址位A5 （模式2 ） 。
这个输入被用于扩展STPA的地址范围。 A5
选择Tx0上/ RX0 RAM的时候低， TX1 / RX0 RAM的高的时候。
STCH
开始信道（模式3 ） 。
这个信号是低正向脉冲表示的起始
ST- BUS通道。该脉冲是4位宽，并且开始于每个有效信道的开始。
14
15-22
23
24
V
SS
地面上。
D0-D7
双向数据总线。
这个总线是用来写操作期间将数据传送到或从STPA
或读操作。
STo0
STo1
ST- BUS输出0 。
此输出由供给的输出ST-总线2048 kbit / s的串行数据流
Tx0上的双端口RAM中。
ST- BUS输出1 。
在模式1和2这个输出端提供输出ST-总线2048 kbit / s的串行
从Tx1上的双端口RAM的数据流。在模式3 ，到达STi0信息输出这里
一帧的延迟。
中断请求（模式1） 。
这种漏极开路输出，低电平时，表示当中断
条件已经提出的STPA内。
24通道/ 32通道选择（模式2,3 ） 。
该输入用于选择频道
CON组fi guration模式2和模式3，适用于该管脚为低电平将选择24 （ T1）通道模式
而高将选择32 （ CEPT ）通道模式。
25
IRQ
24/32
26
DTACK
数据传送应答（模式1） 。
这种漏极开路输出由STPA到供应
确认完成数据传输的回
P.
在STPA ， DTACK的读
低指示的STPA已经把有效数据在数据总线上。在写， DTACK低
表示该STPA已完成锁存
μP的
来自数据总线的数据。
忙
BUSY （模式2） 。
此开漏输出信号，该控制器和ST-总线是
访问中的双端口RAM的同一位置。它的目的是延迟控制器
访问，直到ST- BUS完成它的访问之后。
DCS
延迟片选（模式3 ） 。
这个低向脉冲，这是4位单元长，是有源
在一个有效的信道的后半段。这个信号被用于菊花链在一起的两个STPA在
模式3是在相同的并行数据总线上的设备访问。
主模式选择（复位） 。
这两种模式1之间的施密特触发器输入选择（ MMS
= 1）或模式2AND 3 （MMS = 0）。如果彩信低脉冲模式1操作的控制和
中断寄存器将复位。 （请参阅表1 ）上电过程中，对时间常数
复位电路（参照图8）必须至少音响的已经次电源的上升时间。
电源输入。
(+5V).
的模式
手术
27
彩信
28
V
DD
彩信
MS1
引脚说明适用于所有的模式，除非另有说明。
模式
功能
1
1
不适用
P
外设
模式
该STPA提供并行 - 串行和串行至并行通过一个转换
68000型接口。为TX的RAM和一个Rx RAM可与全
中断能力。 32通道或24通道支持是可用的。控制寄存器1 ，位
D
5
（ RAMCON ） = 0， 32通道工作和D
5
（ RAMCON ）= 1 24路
操作。
该STPA提供了快速访问接口到Tx0上， Tx1和RX0的RAM 。此模式是
用于完全并行支持24通道T1 / ESF树干和32通道CEPT
树干。输入24/32 （引脚25 ） = 0 24通道运行，输入24/32 （引脚25 ） = 1 32
通道运行。
该STPA将使用该地址发生器同步地驱动并行总线和
提供所有的数据传输信号。这个模式的目的是支持24或32的信道
设备在没有并行总线控制器。输入24/32 （引脚25 ） = 0 24通道
操作时，输入24/32 （引脚25 ）= 1 32通道运行。
2
0
1
快速RAM
模式
3
0
0
公共汽车
调节器
模式
表1.操作STPA模式
3-5
MT8920B
CMOS
控制总线被用来之间进行通信
该内存的和并行环境。
两
并行到串行
转换器
和
一
串行 - 并行转换器接口的双端口
RAM中的至STPA的ST-总线端口。此端口
由两个串行输出流和一个串行
输入流2048 kbit / s的运行。
这
两个输出和一个输入CON组fi guration是
设计成允许一个单一的STPA ，以形成一个完整的
控制接口敏迪的数字中继接口
（ MT8976 ， MT8978和MT8979 ），它有两个
串行输入和一个串行输出控制流。
ST-总线的时钟电路，地址发生器和
各种控制和中断寄存器完成
STPA的功能。
操作模式
操作的三个基本模式
P
外设
模式（模式1 ） ，快速RAM模式（模式2 ）和巴士
控制器模式（模式3）使用两个选择
外部输入引脚。这些输入MMS和MS1
和被译码为示于表1每当
彩信= 1的设备驻留在模式1。在这种模式下，
MS1销不可用，并且被用于不同
功能。
当MMS = 0时，模式2或3个被选择为
通过输入MS1确定。如果MS1 = 1，模式2是
选择的，如果MS1 = 0，方式3被选中。
每个STPA的方式提供了不同的
引出线来缓解不同的接口要求
并行环境。这些示于图3中
下文。在
P
外设模式的设备用途
与68000型一致的接口信号
P
总线。模式2 ，快速内存模式，采用典型的信号
标准内存接口类型。模式3的界面
信号非常类似的模式2以外的信号
的地址和控制信号被提供作为
由STPA输出。
总线控制器模式＃ 3
VDD
彩信
忙
24/32
STo1
STo0
D7
D6
D5
D4
D3
D2
D1
D0
C4i
F0i
MS1
STi0
CS
OE
WE
A0
A1
A2
A3
A4
STCH
VSS
1
2
3
4
5
6
7
8
9
10
11
12
13
14
28
27
26
25
24
23
22
21
20
19
18
17
16
15
VDD
彩信
DCS
24/32
STo1
STo0
D7
D6
D5
D4
D3
D2
D1
D0
功能说明
该STPA （ ST- BUS并行存取）设备提供
敏迪的ST- BUS之间一个简单的接口
并行的系统环境。该ST-总线是一个
同步的时分，多路串口
有数据流运行在2048布辛方案
千比特/秒。该ST-总线是访问的主要手段
用于语音，数据和控制信息，以Mitel的
家庭数字通信的组件，
包括北美和欧洲的数字中继
接口， ISDN U和S数线接口，滤波器
编解码器，速率适配器等。 STPA提供
多种工作模式，根据优化
的信息的类型进行处理。
用于接口的并行数据和控制信息
到ST总线，例如信令和链路控制
数字中继线，将STPA提供
P
访问模式
（模式1 ） ，并且看起来像一个68000型外设。在
这种模式下，该设备提供了强大的中断
功能，在监控数字中继线或线路有用
状态（即，同步，报警等），或用于
建立信息之间的通信链路
微处理器。
接口高速数据或者多声道的声音/
数据到ST -BUS进行切换或传输的
STPA具有高速同步存取方式
（模式2）和类似的一个快速RAM的行为。对于语音存储
和前进，批量数据传输，数据缓冲和
其他类似的应用中， STPA具有
无控制器模式（模式3 ），其中它提供了
地址和控制信号给并行总线这
是用于进行直接传送到有用
ST-总线从外部设备诸如RAM缓冲器。
该STPA是双端口设备中所示的
在图1中的并行功能框图。
可直接访问三个双口RAM的端口，
两个发射和一个接收。地址，数据和
P
外设模式＃ 1
C4i
F0i
IACK
STi0
CS
DS
读/写
A0
A1
A2
A3
A4
A5
VSS
1
2
3
4
5
6
7
8
9
10
11
12
13
14
28
27
26
25
24
23
22
21
20
19
18
17
16
15
VDD
彩信
DTACK
IRQ
STo1
STo0
D7
D6
D5
D4
D3
D2
D1
D0
C4i
F0i
MS1
STi0
CS
OE
读/写
A0
A1
A2
A3
A4
A5
VSS
快速RAM模式＃ 2
1
2
3
4
5
6
7
8
9
10
11
12
13
14
28
27
26
25
24
23
22
21
20
19
18
17
16
15
图3 - 模式1 ，2，3引脚连接
3-6
CMOS
24/32通道操作
该STPA可以是CON组fi gured操作为32
通道或24通道器件。这种功能，这是
在操作的所有三种模式可用，是
在涉及数据的应用中特别有用
进入CEPT和T1数字中继接口。
当作为数据接口，敏迪的CEPT用于
数字中继线，将STPA映射连续32
直接每个双端口存储器ST- BUS字节
通道0-31 。这是由地址进行
中的功能框图中所示的发电机（见
图1）。 - 图4℃ & d示出的关系
相对于双端口RAM单元之间
对应ST-总线通道，用于输入和
输出串行数据流，当STPA是CON连接gured
作为32信道的设备。
当作为数据接口，敏迪T1中继使用
设备，但是，只有第一个连接连续24个内存
位置被映射到32的ST总线的24
通道。这种映射如下一个特定的模式C
其对应于所使用的数据流
敏迪的T1系列产品。而不是直接的关联
（如在32信道的操作），则24个连续
RAM位置被映射到ST总线与每
第四道，开始在通道0 ，设置为FF
16
（即，信道0 ，4，8 ，12，16 ，20，24和28）。图
4一个& b表示RAM之间的关系
位置和ST- BUS通道CON组fi guration 。这
功能允许STPA被直接连接到
敏迪的T1中继的家庭。
当STPA在模式1 ， 24和32操作
通道CON连接gurations使用位D选择
5
（ RAMCON ）的控制寄存器：1，D
5
= 0选择32
渠道运作和D
5
= 1选择24通道
操作。当STPA在模式2操作或
3 ，但是，在信道CON组fi guration完成
使用输入24/32 （引脚25 ） 。当24/32 = 1的
设备使用的所有32个信道，并在24/32 = 0时
采用24 。
双端口RAM
每三个串行ST-总线流是
通过一个32字节的双接口连接到并行总线
双口RAM 。这使得并行总线的访问是
异步执行，而在访问
ST- BUS接口是同步采用ST -BUS时钟。
至于两者之间的任何双端口RAM接口
异步系统中，访问的可能性
竞争的存在。该STPA最大限度地减少这种
发生承认争，只有当
访问都在同一时间对执行
内的双端口RAM的相同的8位单元。
此外，争用的概率是
MT8920B
减少由于ST- BUS只访问了要求
每个通道的C4I的后半周期。当
争确实发生，优先级总是给予
ST- BUS访问。
该STPA表示在这种情况下争
不同方式对模式1和2 ，在模式1中，
争
is
蒙面
by
美德
of
该
"handshaking"用来传输数据的方法
这68000型接口。
数据选通（ DS ）
和数据传输确认（ DTACK ）控制
交流。
如果发生争
装置将推迟返回DTACK ，从而舒展
总线周期，直到
P
访问就可以完成。
在模式2中，如果访问期间试图
"contention window"的STPA将供应
BUSY信号延迟总线周期的开始。这
“竞争窗口”是德网络定义，如图
C4I的最后一个周期中存在16.窗口
时钟在每个信道的时隙。虽然ST- BUS
访问期间的这个最后的半只需要
时钟期间，“竞争窗口”的存在对于
由于并行访问出现整个时钟周期
只是之前的ST- BUS连接将无法完成
该ST-总线访问开始之前。图16还
显示时可能出现四种可能的情况下
并行访问都试图和周围的
“竞争窗口” 。状态1表示一个
访问之前发生的竞争窗口，但
持续到第一个连接它的一半将正常完成
无争仲裁。如果接入应
延续过去的第一个科幻的竞争窗口的一半
和成ST-总线访问期间， BUSY信号
将生成。条件3和4示出的访问
里面发生
竞争窗口。这些
访问将导致BUSY转趋活跃
访问开始后，立即与
剩余的活性见图16 。
访问争是不存在的模式3起
并行总线信号，由STPA驱动，是
同步到ST-总线时钟。
模式1 -
P
外设模式
在模式1中， STPA操作为异步
68000型微处理器的外设。所有这三个
双端口随机存取存储器（ Tx0上， Tx1上， RX0 ）是可用
并且可以CON连接gured为32或24字节RAM的。还
可有控制的全面补充和
中断寄存器。的地址的地图为模式1是
如表2所示。
该STPA ，在模式1 ，使用信号CS ， R / W ， DS
（数据选通） ， DTACK （数据确认） IRQ和
IACK （中断应答）的并行接口。
该器件的引脚分配示于图3 。
3-7
MT8920B
CMOS
STi0
IACK ， MS1
F0i
C4i
VDD
彩信
DTACK ，
忙， DCS
4
3
2
1
28
27
26
28引脚PDIP / SOIC
图2 - 引脚连接
引脚说明
针＃
1
2
名字
C4i
F0i
描述
4.096 MHz时钟。
ST-总线定时时钟用于建立比特小区边界为串行
总线。
帧脉冲。
用于将STPA同步到2048千字节的低脉冲会/ s的ST- BUS
流。 C4I到F0i identi网络下降沿后来的科幻RST下降沿ES的开始
一帧。
中断应答（模式1 ） 。
这个低电平有效的输入信号的当前总线周期是
一个中断向量取指周期。在接收到该确认时， STPA会
输出在D中的用户编程的向量号
0
- D
7
表示该中断源。
模式选择1 （模式2,3 ） 。
此输入用于选择设备的操作模式。低
应用于此引脚将选择模式3 ，而高将选择模式2 （参见表1 ）
ST- BUS输入0 。
这是输入的2048 kbit / s的ST-总线的串行数据流。
片选。
这个低电平有效的输入，用于选择所述的STPA用于并行存取。
数据选通（模式1） 。
这个低电平有效输入表示对STPA具有有效数据，对数据
在写操作或过程中在数据总线上的STPA必须输出有效数据总线
读操作。
输出使能（模式2 ） 。
此低电平输入使能数据总线驱动器输出。
输出使能（模式3 ） 。
这个低电平有效输出指示所选择的设备是为
读取，并且数据总线可用于传输数据。
读/写（模式1,2）。
该输入去音响未列名的数据总线传送作为一个读（R / W = 1）或写
（R / W = 0）的周期。
写使能（模式3 ） 。
这个低电平有效的输出指示数据总线上的数据是被
写入到外部设备的选定的位置。
3
IACK
MS1
4
5
6
STi0
CS
DS
OE
OE
7
读/写
WE
8-12
A0-A4
地址总线（模式1,2 ） 。
这些输入被用于选择内部寄存器和双端口
回忆STPA的。
A0-A4
地址总线（模式3 ） 。
由STPA生成并重新这些地址输出佛罗里达州的ECT
在内部RAM中的地址位置的信息将被从取出或存储英寸
在此模式中生成用于访问对于直接存储器传送的外部设备。
3-4
A4
A5 ， STCH
VSS
D0
D1
D2
D3
C4i
F0i
IACK ， MS1
STi0
CS
DS ， OE
R / W， WE
A0
A1
A2
A3
A4
A5 ， STCH
VSS
1
2
3
4
5
6
7
8
9
10
11
12
13
14
28
27
26
25
24
23
22
21
20
19
18
17
16
15
VDD
彩信
DTACK ，忙， DCS
IRQ ， 24/32
STo1
STo0
D7
D6
D5
D4
D3
D2
D1
D0
12
13
14
15
16
17
18
CS
DS ， OE
R / W， WE
A0
A1
A2
A3
5
6
7
8
9
10
11
25
24
23
22
21
20
19
IRQ ， 24/32
STo1
STo0
D7
D6
D5
D4
28引脚J形引线
CMOS
引脚说明（续）
针＃
13
名字
A5
A5
描述
MT8920B
地址位A5 （模式1 ） 。
这个输入被用于扩展STPA的地址范围。 A5
选择内部寄存器高时和发送/接收内存的时候低。
地址位A5 （模式2 ） 。
这个输入被用于扩展STPA的地址范围。 A5
选择Tx0上/ RX0 RAM的时候低， TX1 / RX0 RAM的高的时候。
STCH
开始信道（模式3 ） 。
这个信号是低正向脉冲表示的起始
ST- BUS通道。该脉冲是4位宽，并且开始于每个有效信道的开始。
14
15-22
23
24
V
SS
地面上。
D0-D7
双向数据总线。
这个总线是用来写操作期间将数据传送到或从STPA
或读操作。
STo0
STo1
ST- BUS输出0 。
此输出由供给的输出ST-总线2048 kbit / s的串行数据流
Tx0上的双端口RAM中。
ST- BUS输出1 。
在模式1和2这个输出端提供输出ST-总线2048 kbit / s的串行
从Tx1上的双端口RAM的数据流。在模式3 ，到达STi0信息输出这里
一帧的延迟。
中断请求（模式1） 。
这种漏极开路输出，低电平时，表示当中断
条件已经提出的STPA内。
24通道/ 32通道选择（模式2,3 ） 。
该输入用于选择频道
CON组fi guration模式2和模式3，适用于该管脚为低电平将选择24 （ T1）通道模式
而高将选择32 （ CEPT ）通道模式。
25
IRQ
24/32
26
DTACK
数据传送应答（模式1） 。
这种漏极开路输出由STPA到供应
确认完成数据传输的回
P.
在STPA ， DTACK的读
低指示的STPA已经把有效数据在数据总线上。在写， DTACK低
表示该STPA已完成锁存
μP的
来自数据总线的数据。
忙
BUSY （模式2） 。
此开漏输出信号，该控制器和ST-总线是
访问中的双端口RAM的同一位置。它的目的是延迟控制器
访问，直到ST- BUS完成它的访问之后。
DCS
延迟片选（模式3 ） 。
这个低向脉冲，这是4位单元长，是有源
在一个有效的信道的后半段。这个信号被用于菊花链在一起的两个STPA在
模式3是在相同的并行数据总线上的设备访问。
主模式选择（复位） 。
这两种模式1之间的施密特触发器输入选择（ MMS
= 1）或模式2AND 3 （MMS = 0）。如果彩信低脉冲模式1操作的控制和
中断寄存器将复位。 （请参阅表1 ）上电过程中，对时间常数
复位电路（参照图8）必须至少音响的已经次电源的上升时间。
电源输入。
(+5V).
的模式
手术
27
彩信
28
V
DD
彩信
MS1
引脚说明适用于所有的模式，除非另有说明。
模式
功能
1
1
不适用
P
外设
模式
该STPA提供并行 - 串行和串行至并行通过一个转换
68000型接口。为TX的RAM和一个Rx RAM可与全
中断能力。 32通道或24通道支持是可用的。控制寄存器1 ，位
D
5
（ RAMCON ） = 0， 32通道工作和D
5
（ RAMCON ）= 1 24路
操作。
该STPA提供了快速访问接口到Tx0上， Tx1和RX0的RAM 。此模式是
用于完全并行支持24通道T1 / ESF树干和32通道CEPT
树干。输入24/32 （引脚25 ） = 0 24通道运行，输入24/32 （引脚25 ） = 1 32
通道运行。
该STPA将使用该地址发生器同步地驱动并行总线和
提供所有的数据传输信号。这个模式的目的是支持24或32的信道
设备在没有并行总线控制器。输入24/32 （引脚25 ） = 0 24通道
操作时，输入24/32 （引脚25 ）= 1 32通道运行。
2
0
1
快速RAM
模式
3
0
0
公共汽车
调节器
模式
表1.操作STPA模式
3-5
MT8920B
CMOS
控制总线被用来之间进行通信
该内存的和并行环境。
两
并行到串行
转换器
和
一
串行 - 并行转换器接口的双端口
RAM中的至STPA的ST-总线端口。此端口
由两个串行输出流和一个串行
输入流2048 kbit / s的运行。
这
两个输出和一个输入CON组fi guration是
设计成允许一个单一的STPA ，以形成一个完整的
控制接口敏迪的数字中继接口
（ MT8976 ， MT8978和MT8979 ），它有两个
串行输入和一个串行输出控制流。
ST-总线的时钟电路，地址发生器和
各种控制和中断寄存器完成
STPA的功能。
操作模式
操作的三个基本模式
P
外设
模式（模式1 ） ，快速RAM模式（模式2 ）和巴士
控制器模式（模式3）使用两个选择
外部输入引脚。这些输入MMS和MS1
和被译码为示于表1每当
彩信= 1的设备驻留在模式1。在这种模式下，
MS1销不可用，并且被用于不同
功能。
当MMS = 0时，模式2或3个被选择为
通过输入MS1确定。如果MS1 = 1，模式2是
选择的，如果MS1 = 0，方式3被选中。
每个STPA的方式提供了不同的
引出线来缓解不同的接口要求
并行环境。这些示于图3中
下文。在
P
外设模式的设备用途
与68000型一致的接口信号
P
总线。模式2 ，快速内存模式，采用典型的信号
标准内存接口类型。模式3的界面
信号非常类似的模式2以外的信号
的地址和控制信号被提供作为
由STPA输出。
总线控制器模式＃ 3
VDD
彩信
忙
24/32
STo1
STo0
D7
D6
D5
D4
D3
D2
D1
D0
C4i
F0i
MS1
STi0
CS
OE
WE
A0
A1
A2
A3
A4
STCH
VSS
1
2
3
4
5
6
7
8
9
10
11
12
13
14
28
27
26
25
24
23
22
21
20
19
18
17
16
15
VDD
彩信
DCS
24/32
STo1
STo0
D7
D6
D5
D4
D3
D2
D1
D0
功能说明
该STPA （ ST- BUS并行存取）设备提供
敏迪的ST- BUS之间一个简单的接口
并行的系统环境。该ST-总线是一个
同步的时分，多路串口
有数据流运行在2048布辛方案
千比特/秒。该ST-总线是访问的主要手段
用于语音，数据和控制信息，以Mitel的
家庭数字通信的组件，
包括北美和欧洲的数字中继
接口， ISDN U和S数线接口，滤波器
编解码器，速率适配器等。 STPA提供
多种工作模式，根据优化
的信息的类型进行处理。
用于接口的并行数据和控制信息
到ST总线，例如信令和链路控制
数字中继线，将STPA提供
P
访问模式
（模式1 ） ，并且看起来像一个68000型外设。在
这种模式下，该设备提供了强大的中断
功能，在监控数字中继线或线路有用
状态（即，同步，报警等），或用于
建立信息之间的通信链路
微处理器。
接口高速数据或者多声道的声音/
数据到ST -BUS进行切换或传输的
STPA具有高速同步存取方式
（模式2）和类似的一个快速RAM的行为。对于语音存储
和前进，批量数据传输，数据缓冲和
其他类似的应用中， STPA具有
无控制器模式（模式3 ），其中它提供了
地址和控制信号给并行总线这
是用于进行直接传送到有用
ST-总线从外部设备诸如RAM缓冲器。
该STPA是双端口设备中所示的
在图1中的并行功能框图。
可直接访问三个双口RAM的端口，
两个发射和一个接收。地址，数据和
P
外设模式＃ 1
C4i
F0i
IACK
STi0
CS
DS
读/写
A0
A1
A2
A3
A4
A5
VSS
1
2
3
4
5
6
7
8
9
10
11
12
13
14
28
27
26
25
24
23
22
21
20
19
18
17
16
15
VDD
彩信
DTACK
IRQ
STo1
STo0
D7
D6
D5
D4
D3
D2
D1
D0
C4i
F0i
MS1
STi0
CS
OE
读/写
A0
A1
A2
A3
A4
A5
VSS
快速RAM模式＃ 2
1
2
3
4
5
6
7
8
9
10
11
12
13
14
28
27
26
25
24
23
22
21
20
19
18
17
16
15
图3 - 模式1 ，2，3引脚连接
3-6
CMOS
24/32通道操作
该STPA可以是CON组fi gured操作为32
通道或24通道器件。这种功能，这是
在操作的所有三种模式可用，是
在涉及数据的应用中特别有用
进入CEPT和T1数字中继接口。
当作为数据接口，敏迪的CEPT用于
数字中继线，将STPA映射连续32
直接每个双端口存储器ST- BUS字节
通道0-31 。这是由地址进行
中的功能框图中所示的发电机（见
图1）。 - 图4℃ & d示出的关系
相对于双端口RAM单元之间
对应ST-总线通道，用于输入和
输出串行数据流，当STPA是CON连接gured
作为32信道的设备。
当作为数据接口，敏迪T1中继使用
设备，但是，只有第一个连接连续24个内存
位置被映射到32的ST总线的24
通道。这种映射如下一个特定的模式C
其对应于所使用的数据流
敏迪的T1系列产品。而不是直接的关联
（如在32信道的操作），则24个连续
RAM位置被映射到ST总线与每
第四道，开始在通道0 ，设置为FF
16
（即，信道0 ，4，8 ，12，16 ，20，24和28）。图
4一个& b表示RAM之间的关系
位置和ST- BUS通道CON组fi guration 。这
功能允许STPA被直接连接到
敏迪的T1中继的家庭。
当STPA在模式1 ， 24和32操作
通道CON连接gurations使用位D选择
5
（ RAMCON ）的控制寄存器：1，D
5
= 0选择32
渠道运作和D
5
= 1选择24通道
操作。当STPA在模式2操作或
3 ，但是，在信道CON组fi guration完成
使用输入24/32 （引脚25 ） 。当24/32 = 1的
设备使用的所有32个信道，并在24/32 = 0时
采用24 。
双端口RAM
每三个串行ST-总线流是
通过一个32字节的双接口连接到并行总线
双口RAM 。这使得并行总线的访问是
异步执行，而在访问
ST- BUS接口是同步采用ST -BUS时钟。
至于两者之间的任何双端口RAM接口
异步系统中，访问的可能性
竞争的存在。该STPA最大限度地减少这种
发生承认争，只有当
访问都在同一时间对执行
内的双端口RAM的相同的8位单元。
此外，争用的概率是
MT8920B
减少由于ST- BUS只访问了要求
每个通道的C4I的后半周期。当
争确实发生，优先级总是给予
ST- BUS访问。
该STPA表示在这种情况下争
不同方式对模式1和2 ，在模式1中，
争
is
蒙面
by
美德
of
该
"handshaking"用来传输数据的方法
这68000型接口。
数据选通（ DS ）
和数据传输确认（ DTACK ）控制
交流。
如果发生争
装置将推迟返回DTACK ，从而舒展
总线周期，直到
P
访问就可以完成。
在模式2中，如果访问期间试图
"contention window"的STPA将供应
BUSY信号延迟总线周期的开始。这
“竞争窗口”是德网络定义，如图
C4I的最后一个周期中存在16.窗口
时钟在每个信道的时隙。虽然ST- BUS
访问期间的这个最后的半只需要
时钟期间，“竞争窗口”的存在对于
由于并行访问出现整个时钟周期
只是之前的ST- BUS连接将无法完成
该ST-总线访问开始之前。图16还
显示时可能出现四种可能的情况下
并行访问都试图和周围的
“竞争窗口” 。状态1表示一个
访问之前发生的竞争窗口，但
持续到第一个连接它的一半将正常完成
无争仲裁。如果接入应
延续过去的第一个科幻的竞争窗口的一半
和成ST-总线访问期间， BUSY信号
将生成。条件3和4示出的访问
里面发生
竞争窗口。这些
访问将导致BUSY转趋活跃
访问开始后，立即与
剩余的活性见图16 。
访问争是不存在的模式3起
并行总线信号，由STPA驱动，是
同步到ST-总线时钟。
模式1 -
P
外设模式
在模式1中， STPA操作为异步
68000型微处理器的外设。所有这三个
双端口随机存取存储器（ Tx0上， Tx1上， RX0 ）是可用
并且可以CON连接gured为32或24字节RAM的。还
可有控制的全面补充和
中断寄存器。的地址的地图为模式1是
如表2所示。
该STPA ，在模式1 ，使用信号CS ， R / W ， DS
（数据选通） ， DTACK （数据确认） IRQ和
IACK （中断应答）的并行接口。
该器件的引脚分配示于图3 。
3-7
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