数据表
引脚说明
针＃
名字
描述
MT88E46
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DCLK
3线接口FSK数据时钟（施密特逻辑输入/ CMOS逻辑输出） 。
在接口模式下0
（当CB0引脚为逻辑低电平） ，这是一个CMOS输出的上升沿表示标称中点
在FSK数据字节中的位。
在接口模式1 （当CB0引脚为逻辑高电平），这是用于移动FSK施密特触发输入
字节的数据的片上缓存到DATA引脚。
3线FSK数据接口（ CMOS逻辑输出） 。
马克频率对应于逻辑1.空间
频率对应于逻辑0 。
在接口模式0 （当CB0引脚为逻辑低） FSK的串行比特流输出到数据直接。
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数据
在接口模式1 （当CB0引脚为逻辑高电平），起始位被剥离，数据字节和
后的停止位被存储在一个9比特缓冲器。在每一个单词的结尾处DR的DR信号指示/
DET管脚微控制器应通过应用8读取脉冲的DCLK转移字节出数据
引脚。第9个DCLK脉冲将移出追踪止损位的帧错误检查。
3线接口FSK数据就绪/ CAS检测（ CMOS逻辑输出） 。
低电平有效。
这是一个双重目的的销表示一个FSK字或CAS的末端的末端。
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数据就绪：
当FSK解调启用该引脚表示一个字的结束。在这两个FSK
接口模式0和1 ，通常为高和变低为半个位时间在一个字的结尾。在模式
DR / DET
1 ，如果DCLK开始，而DR低， DCLK输入的第一个上升沿将返回DR高。这
功能允许通过低去DR请求中断，以在阅读的第一个数据位来清除。
CAS检测：
当启用CAS检测，该引脚中科院结束416后变低
s
（标称值） ，以指示CAS号已被检测到。
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IC
NC
CD
内部连接。
必须保持开路。
无连接。
该引脚不键合到管芯和不受外部连接。
载波检测（ CMOS逻辑输出） 。
低电平有效。
逻辑低电平表示一个FSK信号出现。 10毫秒的时间滞后已经提供，允许
对于瞬时信号的连续性。该解调FSK数据被忽略，直到载波检测已
激活。
正电源。
去耦电容应直接穿过Vdd和Vss连接
销。
控制位1 （ CMOS逻辑输入） 。
与CB2这个引脚使FSK解调或CAS
检测。见表1和表2 。
控制位2 （ CMOS逻辑输入） 。
与CB1这个引脚使FSK解调或CAS
检测。见表1和表2 。
增益选择2 （输出） 。
这是GS2运算放大器的输出端。运算放大器应当被用于连接的
MT88E46来接收对电话混合动力车或语音IC的。的信号进行放大或
通过选择GS2和IN2-之间的反馈电阻的衰减在GS2 。
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VDD
CB1
CB2
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GS2
当该应用程序是一个电话辅助框在没有混合或语音集成电路，如果GS2增益
关于提示/振铃是被设置为相同的GS1时， GS2运算放大器可连接作为
电压跟随器的GS1的运算放大器的输出（参见图5）。
在GS2信号用于通过所述CB1和CB2销仅作为选择了“摘机模式” CAS检测。
见表1和表2 。
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IN2-
IN2+
GS2运算放大器反相输入端。
运算放大器是用于连接MT88E46到接收对所述
电话混合或语音IC 。
GS2运算放大器的非反相输入端。
运算放大器是用于连接MT88E46到接收对
电话混合动力车或语音IC 。
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