ADVANCE
4 MEG ×8 ， 4的MEG ×9 ， 2的MEG ×18 ， 1的MEG ×36
1.8V V
DD
， HSTL ， QDRIIb2 SRAM
36MB QDR
II SRAM
2字突发
特点
DLL电路，用于精确的输出数据放置
MT54W4MH8B
MT54W4MH9B
MT54W2MH18B
MT54W1MH36B
图1
165球FBGA
单独的独立读写数据端口
并发交易
100 ％的总线利用率DDR的读写
手术
快速时钟到有效数据时代
完整的数据一致性，提供最新的数据
低DDR成交面积双刻度爆计数器
在读写端口双倍数据速率操作
两个输入时钟（K和K ＃ ）用于精确DDR定时
仅在时钟上升沿
两个输出时钟（ C和C ＃ ）进行精确的飞行时间
和时钟歪斜匹配的时钟和数据交付
一起向接收设备
单地址总线
易于深度扩展简单的控制逻辑
内部自定时写入注册
+ 1.8V内核和HSTL I / O
时钟停止功能
仅为15mm× 17毫米， 1mm节距， 11 ×15的网格FBGA
包
用户可编程输出阻抗
JTAG边界扫描
有效的部件号
产品型号
MT54W4MH8BF-xx
MT54W4MH9BF-xx
MT54W2MH18BF-xx
MT54W1MH36BF-xx
描述
4梅格×8 ， QDRIIb2 FBGA
4梅格×9 ， QDRIIb2 FBGA
2梅格×18 ， QDRIIb2 FBGA
1梅格×36 ， QDRIIb2 FBGA
选项
时钟周期时序
为4ns （ 250兆赫）
为5ns （ 200兆赫）
为6ns （ 167兆赫）
7.5ns （ 133兆赫）
配置
4梅格×8
4梅格×9
2梅格×18
1梅格×36
包
165球15毫米x17毫米FBGA
注意：
记号
1
-4
-5
-6
-7.5
MT54W4MH8B
MT54W4MH9B
MT54W2MH18B
MT54W1MH36B
F
1.最热指南的FBGA封装器件可以发现
关于美光科技公司的Web站点HTTP ： //www.micron.com/number-
指导。
美光
QDR II （四倍数据速率 ）同步的
理性，流水线突发SRAM采用高速，低
功耗CMOS设计采用先进的CMOS 6T
流程。
在QDR架构包含两个独立的DDR
（双倍数据速率）端口来存取存储器阵列。
读端口有专用的数据输出来支持
读取操作。写端口有专用的数据
输入来支持写操作。这种架构
省去了用于高速总线的周转。
访问每个端口使用共同完成
地址总线。对于地址的读取和写入操作被锁定
上的K和K ＃输入时钟的上升沿， respec-
tively 。每个地址位置与两个相关联的
话突发依次移入或移出器件。
概述
36MB ： 1.8V V
DD
， HSTL ， QDRIIb2 SRAM
MT54W2MH18B_A.fm - 修订版9/02
1
美光科技公司保留更改产品或规格，恕不另行通知。
2002年，美光科技公司
制品
和规格此讨论评估和仅供参考，并有可能改变由
MICRON ，恕不另行通知。仅保证产品美光符合Micron的生产数据表规格。
ADVANCE
4 MEG ×8 ， 4的MEG ×9 ， 2的MEG ×18 ， 1的MEG ×36
1.8V V
DD
， HSTL ， QDRIIb2 SRAM
一般说明（续）
由于数据可以被转移进和移出的
两个时钟的每个上升沿设备（ K和K ＃ ，C
和C ＃ ） ，内存带宽最大化，同时系
统的设计是通过消除总线简化开启
变通。
深度扩展完成与港口选择
每个端口（读R· ，写为W＃ ），其在接收到
上升沿。端口选择允许独立的端口
操作。
所有同步输入通过寄存器CON-
由K或K＃输入时钟上升沿控制。活跃
低字节写入（ BWX ＃ ）许可证字节或半字节写
选择。写数据和字节写操作被登记
既K和K ＃的上升沿。寻址
内的每个脉冲串的2是固定的，连续的， begin-
宁具有最低和最高的结尾
地址。所有同步数据输出通过
通过的上升沿控制的输出寄存器
输出时钟（如果提供的C和C ＃ ，否则K和
K#).
四个球都是用于实现JTAG测试capabili-
领带：测试模式选择（ TMS ） ，测试数据输入（ TDI ） ，测试
时钟（ TCK ）和测试数据输出（ TDO ） 。 JTAG的电路是
用于以串行移位数据和从SRAM中。 JTAG
投入使用JEDEC标准的1.8VI / O电平移位数据
在操作的这个测试模式。
该SRAM采用+ 1.8V电源供电，工作
所有输入和输出都是HSTL兼容。该
器件非常适合于应用程序中受益
从一个高速，充分利用不足的DDR数据总线。
请参考美光公司的网站（ www.micron.com/
sramds ）
最新的数据表。
读/写操作
所有总线事务上的不间断运行
突发的两个数据，要求总线的一个完整的时钟周期
利用率。将得到的好处是，短数据
交易数据可以留在操作上两条总线
提供的地址速率可以通过保持
所述系统（2×时钟频率）。
读周期是流水线。该请求被启动
通过断言R· LOW日K上升沿。数据被传递
使用C和C ＃作为之后的K＃的上升沿（吨+ 1）的
输出时序参考或使用K和K＃ ，如果C和C ＃
绑高。如果C和C ＃是绑高，他们可能不会
设备操作期间进行切换。输出三态
自动进行控制，使得所述总线是
如果没有数据被传递释放。此证
篇章SRAM的系统，没有复杂的OE时机
一代。返回到回读周期开始
每K个上升沿。
图2
功能框图： 2梅格×18
n
地址
R#
W#
K
K#
n
地址
注册处
＆放大器;逻辑
W#
BW0#
BW1#
D（ DATA IN ）
R#
K
K#
18
数据
注册处
＆放大器;逻辑
36
WR
I G
T
E 2
WD
R R
I I
吨V
E E
R
2
n
x 36
内存
ARRAY
S
E A
NM
S·P
（E S）
36
MUX
RO
ê ú
克叔
P
AU
T
C
C, C#
or
K, K#
36
O
U
T
P
U
T
S
E
L
E
C
T
O
U
T
P
U
T
B
U
F
F
E
R
18
Q
（数据输出）
2
K
CQ ， CQ ＃
（回波时钟输出）
注意：
1.功能框图给出了简化设备操作。见真值表，球描述和时序图
的详细信息。在×8 ， ×9 ，和对x36的操作是相同的，与深度和宽度的apporpriate调整。
2. n = 20
36MB ： 1.8V V
DD
， HSTL ， QDRIIb2 SRAM
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2
美光科技公司保留更改产品或规格，恕不另行通知。
2002年，美光科技公司
ADVANCE
4 MEG ×8 ， 4的MEG ×9 ， 2的MEG ×18 ， 1的MEG ×36
1.8V V
DD
， HSTL ， QDRIIb2 SRAM
读/写操作（续）
写周期是由W＃ LOW日K开始上升
边缘。该地址写周期，在提供
下面K＃上升沿。数据预计在
的K和K ＃上升沿，开始于相同的K即
开始的周期。写寄存器被纳入到
便于流水线，自定时写周期，并
对所有组合提供完全一致的数据
读取和写入操作。读可以立即跟随
写的，即使它们是相同的地址。虽然
写入数据还没有被写入到存储器
阵列，所述的SRAM将来自写入传送数据
寄存器，而不是从MEM-使用较旧的数据
储器阵列。最新的数据始终用于所有公交车
交易。写周期可以在每K启动
上升沿。
可编程输出阻抗
卜FF器
与QDR SRAM被配置可编程
阻抗输出缓冲器。这允许用户在匹配
驱动器阻抗的系统。要调整
阻抗，外部精密电阻（ RQ ）所配置
在ZQ球和V之间连接的
SS
。的价值
电阻必须是5倍所需的阻抗。为
例如，一个350
W
电阻器所需的输出
70阻抗
W
。以确保输出阻抗
是五分之一的RQ （内15％ ）的值时，
RQ的范围是175
W
350
W
。可替换地， ZQ球
可以直接连接到V
DD
Q，将放置
该装置中的最小阻抗模式。
可能需要的输出阻抗的更新
因为可能会出现随时间的供给电压的变化
年龄和温度。该装置的样品的值
RQ 。阻抗的更新是透明的系统;
只要不影响设备运行，所有的数据表
过程中得到满足时序和电流规格
更新。
该装置将启动用的输出阻抗
设定为50
W
。为了保证最佳的输出驱动器
上电后阻抗的SRAM需要1024
周期更新的阻抗。用户可以操作
部分少于1024个时钟周期，但最佳
输出阻抗不保证。
偏写操作
除了支持字节写操作，
其中轻咬写的X8设备的支持。该
活跃的低字节写入控制， BWX ＃ （ NWX ＃ ） ，是稳压
istered重合与它们对应的数据。这
功能可省去一些READ - MOD-
IFY - 写周期，它坍塌到一个单字节/半字节
在一些情况下BLE WRITE操作。
科幻gure 3
应用实例
SRAM ＃ 1
Vt
R
D
SA
B
R W W
# # #
ZQ
Q
C C ＃k中K＃
R = 250
D
SA
SRAM ＃ 4
B
R W W
# # #
ZQ
Q
C C ＃k中K＃
R = 250
DATA IN
数据输出
地址
READ ＃
公共汽车
写＃
主
BW ＃
R
Vt
Vt
（中央处理器
or
ASIC ）
电源K，
来源K＃
延迟
延迟K＃
R
R = 50Ω的Vt = V
REF
/2
注意：
在这种方法中，所述第二时钟对驱动C和C＃的时钟，但被延迟，使得返回的数据符合的数据的设置和
保持时间在总线主机。
36MB ： 1.8V V
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， HSTL ， QDRIIb2 SRAM
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美光科技公司保留更改产品或规格，恕不另行通知。
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4 MEG ×8 ， 4的MEG ×9 ， 2的MEG ×18 ， 1的MEG ×36
1.8V V
DD
， HSTL ， QDRIIb2 SRAM
时钟注意事项
该器件采用内部延时锁定环的
最大输出数据有效窗口。它可以被放置
成停止时钟状态，用最小化的功率
1024个时钟周期温和重启时间。电路
自动复位的DLL时没有
输入时钟被检测。请参阅美光技术说明TN型
54-02关于时钟的更多信息， DLL的启动亲
cedures 。
深度扩展
被提供给读端口选择输入端和
写端口。这允许容易深度扩展。两
端口选择采样日K只的上升沿。
每个端口可被独立地选择和dese-
lected并且不影响沿相反的操作
网站的端口。所有未决的交易完成前
到端口取消选择。深度扩展需要repli-
每个银行的一条提示R·和W ＃控制信号，如果是
需要有银行的独立阅读和
写操作。
单时钟模式
SRAM的可以与单个K， K＃时钟被使用
对通过把C和C ＃ HIGH 。在这种模式下， SRAM的
将使用替代的C和C ＃ K和K ＃ 。这种模式下亲
国际志愿组织最快速的数据输出，但不的COM
借以补偿系统时钟偏移和飞行时间。
36MB ： 1.8V V
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， HSTL ， QDRIIb2 SRAM
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美光科技公司保留更改产品或规格，恕不另行通知。
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4 MEG ×8 ， 4的MEG ×9 ， 2的MEG ×18 ， 1的MEG ×36
1.8V V
DD
， HSTL ， QDRIIb2 SRAM
4 MEG ×8球分配（ TOP VIEW ）
165球FBGA
1
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
注意：
1.
2.
3.
4.
5.
扩展地址： 2A为72MB
NW1 ＃控制写入D4 ： D7
扩展地址： 7A为144MB
扩展地址： 5B为288MB
NW0 ＃控制写入D0 ： D3
2
V
SS
/ SA
1
NC
NC
D4
NC
NC
D5
V
REF
NC
NC
Q6
NC
D7
NC
TCK
3
SA
NC
NC
NC
Q4
NC
Q5
V
DD
Q
NC
NC
D6
NC
NC
Q7
SA
4
W#
SA
V
SS
V
SS
V
DD
Q
V
DD
Q
V
DD
Q
V
DD
Q
V
DD
Q
V
DD
Q
V
DD
Q
V
SS
V
SS
SA
SA
5
NW1#
2
NC / SA
4
SA
V
SS
V
SS
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
V
SS
SA
SA
SA
6
K#
K
SA
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
SA
C
C#
7
NC / SA
3
NW0#
5
SA
V
SS
V
SS
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
V
SS
SA
SA
SA
8
R#
SA
V
SS
V
SS
V
DD
Q
V
DD
Q
V
DD
Q
V
DD
Q
V
DD
Q
V
DD
Q
V
DD
Q
V
SS
V
SS
SA
SA
9
SA
NC
NC
NC
NC
NC
NC
V
DD
Q
NC
NC
NC
NC
NC
NC
SA
10
SA
NC
NC
NC
D2
NC
NC
V
REF
Q1
NC
NC
NC
NC
NC
TMS
11
CQ
Q3
D3
NC
Q2
NC
NC
ZQ
D1
NC
Q0
D0
NC
NC
TDI
CQ ＃
NC
NC
NC
NC
NC
NC
DLL ＃
NC
NC
NC
NC
NC
NC
TDO
36MB ： 1.8V V
DD
， HSTL ， QDRIIb2 SRAM
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