8 MEG ×8
EDO DRAM
DRAM
特点
单+ 3.3V ± 0.3V电源
工业标准引脚排列X8 ，时间，功能，
和包
12行， 11列地址（C ）或
13行， 10列地址（ P4）的
高性能CMOS硅栅工艺
所有输入，输出和时钟LVTTL-
兼容
扩展数据输出（ EDO ）页模式访问
4096周期CAS ＃ -before - RAS ＃ （ CBR ）刷新
分布在64毫秒
可选的自刷新（ S）的低功耗数据
保留
MT4LC8M8P4 ， MT4LC8M8C2
对于最新的数据资料，请参考美光网络
网站：
www.micronsemi.com/mti/msp/html/datasheet.html
引脚配置（顶视图）
32引脚SOJ
V
CC
DQ0
DQ1
DQ2
DQ3
NC
V
CC
WE＃
RAS ＃
A0
A1
A2
A3
A4
A5
V
CC
32针TSOP
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
32
31
30
29
28
27
26
25
24
23
22
21
20
19
18
17
V
SS
DQ7
DQ6
DQ5
DQ4
V
SS
CAS ＃
OE ＃
NC/A12**
A11
A10
A9
A8
A7
A6
V
SS
选项
刷新寻址
4096 （ 4K ）行
8,192 （ 8K ）行
塑料封装
32引脚SOJ （ 400万）
32针TSOP （ 400万）
时机
为50ns存取
60ns的访问
刷新率
标准的刷新（ 64ms的周期）
自刷新（ 128ms的时间段）
记号
C2
P4
DJ
TG
-5
-6
无
S*
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
32
31
30
29
28
27
26
25
24
23
22
21
20
19
18
17
V
CC
V
SS
DQ0
DQ7
DQ1
DQ6
DQ2
DQ5
DQ3
DQ4
NC
VSS
V
CC
CAS ＃
WE＃
RAS ＃
OE ＃
NC/A12**
A0
A1
A11
A2
A10
A3
A9
A4
A8
A5
A7
V
CC
A6
V
SS
** NC的C2版和A12的P4版
8 MEG ×8 EDO DRAM型号一览
产品型号
MT4LC8M8C2DJ-x
MT4LC8M8C2DJ -个S
MT4LC8M8C2TG-x
MT4LC8M8C2TG -个S
MT4LC8M8P4DJ-x
MT4LC8M8P4DJ -个S
MT4LC8M8P4TG-x
MT4LC8M8P4TG -个S
X =速度
刷新
地址
4K
4K
4K
4K
8K
8K
8K
8K
包刷新
SOJ
SOJ
TSOP
TSOP
SOJ
SOJ
TSOP
TSOP
标准
自
标准
自
标准
自
标准
自
注意：
1. 8梅格×8 EDO DRAM基数
与众不同的产品在一个地方 -
MT4LC8M8C2 。第五个字段区分
地址祭C2指定4K地址和
P4 8K指定的地址。
2. “＃”符号表示信号为低电平有效。
*联系工厂的可用性
产品编号举例：
概述
8梅格×8的DRAM是一个高速CMOS ，镝
含动力学随机存取存储器设备
67108864位和设计，从3V至
3.6V 。该MT4LC8M8C2和MT4LC8M8P4的功能
组织倚重含8,388,608地点
每个8位。该8,388,608存储器单元
安排在4096行× 2048列的C2
通过对P4 1024列版本和8,192行
版本。在读或写周期，每个位置
MT4LC8M8C2DJ-5
关键时序参数
速度
-5
-6
t
RC
t
RAC
t
PC
t
AA
t
CAC
t
CAS
84ns
104ns
50ns
60ns
20ns
25ns
25ns
30ns
13ns
15ns
8ns
10ns
8梅格×8 EDO DRAM
D20_2.p65 - 修订版5/00
1
美光科技公司保留更改产品或规格，恕不另行通知。
2000年，美光科技公司
8 MEG ×8
EDO DRAM
一般说明（续）
通过地址位唯一解决。首先，行
地址是由RAS ＃信号，则该列锁存
地址是由CAS＃锁定。这两款器件提供EDO-
分页模式操作，从而实现了快速的连续
数据操作（读，写，或读 - 修改 -
写）给定的行内。
8梅格×8的DRAM必须定期刷新
为了保持所存储的数据。
EDO页模式
DRAM读周期传统翻
输出缓冲器关闭（高Z ）用的上升沿
CAS ＃ 。如果CAS＃去HIGH和OE ＃为低（有效） ，
输出缓冲器将被禁用。 8梅格×8
DRAM由消除提供网页加速循环模式
内廷输出CAS ＃ HIGH禁用。此选项
所谓的EDO ，并且它允许CAS＃预充电时间（
t
CP ），以
没有出现在输出数据将无效（请参阅read
和EDO -PAGE -MODE读取指出波形
附录） 。
EDO的运作就像任何DRAM读或快PAGE-
模式读取，除非数据后， CAS ＃保持有效
变为高电平，只要RAS＃和OE ＃保持低电平和
WE＃被拉高。 OE ＃可带来低或高
而CAS ＃和RAS ＃低， DQS的意志
有效的数据和高Z之间的过渡。使用OE ＃ ，
有两种方法来禁止输出，并保持
他们在CAS ＃高时禁用。第一
方法是让OE ＃高时， CAS ＃转换
高，并保持OE ＃为高电平
t
OEHC其后。这
将禁用的DQ ，他们将继续禁用
（不论OE ＃这点之后的状态），直到
CAS ＃再次下降。第二种方法是将具有OE＃
LOW当CAS＃转换为高电平，然后把OE ＃
高了至少
t
OEP随时在CAS ＃
高的时期。这将禁用的DQ ，他们将
仍然是禁用（不论OE ＃后，国家
点），直到CAS＃再次下降（参见图1） 。中
DRAM存取
在DRAM中的每个位置是唯一地寻址的，
中提到的一般说明。对于数据
每个位置是通过8个I / O引脚（访问DQ0-
DQ7 ） 。在我们的逻辑HIGH＃使然阅读模式，而
一个逻辑低电平WE＃使然写模式。在一
写周期，数据输入（ D）的下降沿锁存
WE＃或CAS ＃ ，取其最后出现。早期
当WE＃被拉低之前CAS ＃时写
坠落。后写入或读 - 修改 - 写操作
当WE＃下降后， CAS ＃被拉低。中
早期写周期，数据输出（ Q）将保持
高-Z ，无论OE ＃的状态。在晚
写或读 - 修改 - 写周期， OE ＃必须
禁用适用于─前的数据输出高电平
荷兰国际集团的输入数据。如果后写入或读 - 修改 -
写的是试图在保持OE ＃低，没有写
会发生，并且该数据输出将驱动器读出的数据
从所访问的位置。
RAS ＃
V IH
V IL
CAS ＃
V IH
V IL
ADDR
V IH
V IL
ROW
列（ A）
列（ B）
柱（ C）
COLUMN （ D）
DQ V IOH
V IOL
开放
有效数据（ A）
TOD
脚趾
有效数据（ A）
有效数据（ B）
TOD
tOEHC
有效数据（ C）
TOD
有效数据（ D）
OE ＃
V IH
V IL
TOE
tOEP
DQS的回
低-Z ，如果
t
OES满足。
DQS的保持高阻
直到下一个CAS＃周期
if
t
OEHC满足。
DQS的保持高阻
直到下一个CAS＃周期
if
t
OEP满足。
不在乎
未定义
图1
OE ＃控制的DQS
8梅格×8 EDO DRAM
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美光科技公司保留更改产品或规格，恕不另行通知。
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EDO DRAM
EDO页模式（续）
其它周期中，输出都在禁止
t
之后，关断时间
RAS ＃和CAS ＃是高还是处
t
之后，我们WHZ ＃跃迁
系统蒸发散低。该
t
OFF时间是从上升沿引用
的RAS ＃或CAS ＃边缘，以先到为准最后。 WE＃可以
还执行禁止输出的功能
在一定条件下驱动，如图2中所示。
EDO -PAGE -MODE操作总是启动
同一个行地址选通，在由RAS ＃信号，
接着是列地址选通，在按CAS ＃
就像对于单一位置访问。但是，之后，又
然后在行内quent列位置可以是
在页模式下的周期时间访问。这是accom-
通过骑自行车CAS＃ plished按住RAS ＃ LOW和
进入每个CAS＃周期新的列地址。
返回RAS ＃拉高可以终止EDO -PAGE -MODE
操作。
涵盖的所有行。在CBR刷新周期将调用
自动RAS ＃寻址内部的刷新计数器
ING 。另外， RAS ＃ - 只有REFRESH能力
本质上提供的。但是，在该方法中，一些
兼容性问题可能会变得明显。为前
充足的，无论是C2和P4版本需要4096 CBR
REFRESH周期，但每个都需要不同数目的
RAS ＃ - 只更新周期（ C2 = 4096和P4 =
8,192 ） 。 JEDEC强烈建议使用CBR的
刷新此设备。
一个可选的自刷新模式也可在
“S”版本。自刷新功能在启动
执行CBR刷新周期并持有RAS ＃
低为指定
t
RASS 。在“S ”选项允许
的128ms的一段时期，或每行31.25μs为一
4K刷新和每行15.625μs为8K刷新时，
采用分布式CBR刷新。这个刷新速度可以
在正常操作期间被应用，以及在
待机或电池备份模式。
自刷新模式时，通过驱动RAS＃终止
高对的最小时间
t
RPS 。该延迟允许
结束所有的内部刷新周期中可能
在过程中的RAS ＃低到高的时间
过渡。如果该DRAM控制器采用分布式
CBR刷新序列，则不需要刷新突发
在退出自刷新。然而，如果在DRAM
控制器采用了RAS ＃ - 只或突发CBR刷新
序列，所有1024行必须使用刷新
最低
t
恢复正常的RC刷新率之前
操作。
DRAM刷新
供电电压必须保持在所述试样
田间的水平，并且刷新要求，必须在满足
命令保留在DRAM中存储的数据。刷新
要求通过刷新所有8,192行（ P4 ）满足
或所有4096行（C2），所述DRAM阵列中至少有一次
每64毫秒。推荐的步骤是执行
4096 CBR刷新周期，无论是均匀分布的，或
分组阵阵，每64毫秒。该MT4LC8M8P4 IN-
ternally刷新两排，每CBR的周期，而
在MT4LC8M8C2刷新一行，每CBR
周期。因此，无论使用哪种设备，执行4096 CBR循环
RAS ＃
V IH
V IL
CAS ＃
V IH
V IL
ADDR
V IH
V IL
ROW
列（ A）
列（ B）
柱（ C）
COLUMN （ D）
DQ V IOH
V IOL
开放
有效数据（ A）
t
WHZ
有效数据（ B）
tWHZ
输入数据（ C）
WE＃
V IH
V IL
V IH
V IL
tWPZ
OE ＃
DQS的进入高阻如果WE＃跌倒，如果
t
WPZ得到满足，
将保持高阻直至CAS ＃变低，
WE ＃高（即，直到读周期开始） 。
可以用WE ＃禁用DQS的准备
在早期的写周期的输入数据。 DQS的
将保持高阻直至CAS ＃变低，
WE ＃高（即，直到读周期开始） 。
不在乎
未定义
图2
WE＃控制的DQS
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绝对最大额定值*
在V电压
CC
相对于V
SS
................ -1V至+ 4.6V
数控，输入或I / O引脚电压
相对于V
SS
....................................... -1V至+ 4.6V
工作温度，T
A
（环境） ... 0 ° C至+ 70°C
存储温度（塑料） ............ -55 ° C至+ 150°C
功耗................................................ ... 1W
*应力大于“绝对在列
最大额定值“，可能会造成永久性损坏
该设备。这是一个额定值只和功能
该器件在这些或任何其他条件操作
超过上述的业务部门所标明
本规范是不是暗示。暴露在绝对
最大额定值条件下工作会
影响可靠性。
DC电气特性和操作条件
（注：1） （Ⅴ
CC
= +3.3V ±0.3V)
参数/条件
电源电压
输入高电压：
有效的逻辑1 ;所有的输入， I / O和任何NC
输入电压低：
有效的逻辑0 ;所有的输入， I / O和任何NC
输入漏电流：
任何输入在V
IN
(0V
≤
V
IN
≤
V
CC
+ 0.3V);
所有其它引脚不被测= 0V
输出高电压：
I
OUT
= -2mA
输出低电压：
I
OUT
= 2毫安
输出漏电流：
在V任何输出
OUT
(0V
≤
V
OUT
≤
V
CC
+ 0.3V);
DQ被禁用，在高阻态
符号
V
CC
V
IH
V
IL
I
I
民
3
2
-0.3
-2
最大
3.6
V
CC
+ 0.3
0.8
2
单位备注
V
V
V
A
26
26
27
V
OH
V
OL
I
OZ
2.4
–
-5
–
0.4
5
V
V
A
8梅格×8 EDO DRAM
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