【4梅格×16EDO DRAMDRAM特点单+ 3.3V ± 0.3V电源工业标准X16的引脚排列，时】,IC型号MT4LC4M16R6TG-5,MT4LC4M16R6TG-5 PDF资料,MT4LC4M16R6TG-5经销商,ic,电子元器件-51电子网

4梅格×16

EDO DRAM

DRAM

特点

单+ 3.3V ± 0.3V电源

工业标准X16的引脚排列，时间，功能，

和包装

12行， 10列地址（R 6）

13行， 9列地址（ N3 ）

高性能CMOS硅栅工艺

所有输入，输出和时钟LVTTL兼容

扩展数据输出（ EDO ）页模式访问

4096周期CAS ＃ -before - RAS ＃（ CBR ）刷新

分布在64毫秒

可选的自刷新（ S）的低功耗数据

保留

MT4LC4M16R6 ， MT4LC4M16N3

对于最新的数据资料，请参考美光网络

网站：

www.micron.com/products/datasheets/dramds.html

引脚配置（顶视图）

50针TSOP

DQ0

DQ1

DQ2

DQ3

DQ4

DQ5

DQ6

DQ7

WE＃

RAS ＃

A12

选项

=塑料包装

50针TSOP （ 400万）

时机

为50ns存取

60ns的访问

刷新率

标准刷新

自刷新

工作温度范围

商用（0 ° C至+ 70 ° C）

记号

-5

-6

DQ15

DQ14

DQ13

DQ12

DQ11

DQ10

DQ9

DQ8

CASL ＃

CASH ＃

OE ＃

NC/A12

A11

A10

无

对于N3版， NC为R6版本。

MT4LC4M16R6

CON组fi guration

刷新

行地址

列寻址

4梅格×16

4K （ A0 -A11 ）

1K （ A0 -A9 ）

MT4LC4M16N3

4梅格×16

8K （ A0 - A12 ）

512 (A0-A8)

无

注意：

1， “＃”符号表示信号为低电平有效。

*联系工厂。

产品编号举例：

MT4LC4M16R6TG-5

4 MEG ×16 EDO DRAM型号一览

产品型号

刷新

寻址包刷新

400 - TSOP标准

400-TSOP

自

400 - TSOP标准

400-TSOP

自

关键时序参数

速度

-5

-6

RAC

CAC

CAS

84ns

104ns

50ns

60ns

20ns

25ns

30ns

13ns

15ns

8ns

10ns

MT4LC4M16R6TG-x

MT4LC4M16R6TG -个S

MT4LC4M16N3TG-x

MT4LC4M16N3TG -个S

X =速度

4梅格×16 EDO DRAM

D29_C.p65 - 修订版2/01

美光科技公司保留更改产品或规格，恕不另行通知。

2001年，美光科技公司

4梅格×16

EDO DRAM

功能框图

MT4LC4M16R6 （ 12行地址）

WE＃

CASL ＃

CASH ＃

CAS ＃

数据输入缓冲

DQ0-

DQ15

第2时钟

发电机

数据输出

卜FF器

OE ＃

柱分离

地址

BUFFER(10)

刷新

调节器

COLUMN

解码器

1,024

感测放大器

I / O选通

1,024 x 16

A0-

A11

刷新

计数器

行选择

行向

地址

缓冲器（ 12 ）

ROW

解码器

补

SELECT

4,096

4,096 x 16

4,096 x 1,024 x 16

内存

ARRAY

RAS ＃

第1时钟

发电机

功能框图

MT4LC4M16N3 （ 13行地址）

WE＃

CASL ＃

CASH ＃

CAS ＃

数据输入缓冲

DQ0-

DQ15

第2时钟

发电机

数据输出

卜FF器

OE ＃

柱分离

地址

BUFFER(9)

刷新

调节器

COLUMN

解码器

512

感测放大器

I / O选通

512 x 16

A0-

A12

刷新

计数器

行选择

行向

地址

缓冲器（ 13 ）

补

SELECT

ROW

解码器

8192

8192 x 16

8192 x 512 x 16

内存

ARRAY

RAS ＃

第1时钟

发电机

VCC

VSS

4梅格×16 EDO DRAM

D29_C.p65 - 修订版2/01

美光科技公司保留更改产品或规格，恕不另行通知。

2001年，美光科技公司

4梅格×16

EDO DRAM

概述

4梅格×16 DRAM是一个高速CMOS ，

包含动态随机存取存储器设备

67108864位和设计，从3V至

3.6V 。该器件在功能组织为4,194,304

地点包含每个16位。该4,194,304

存储位置是由1024排列4096行

在MT4LC4M16R6列或行8,192 512

列在MT4LC4M16N3 。在读或写操作

周期，每个位置是唯一通过寻址

地址位： 12行地址位（ A0 - A11 ）和10

列地址位（ A0 - A9 ）上MT4LC4M16R6或

13行地址位（ A0 - A12）和9列地址位

（ A0 - A8 ）的MT4LC4M16N3版本。此外，

字节和字访问都通过两个支持

CAS ＃引脚（ CASL ＃和现金＃）。

在CAS ＃功能和时序到地址相关

礼服和控制功能（如，闭锁列

地址或选择的CBR刷新）是这样的

内部CAS＃信号是由所述第一外部确定

CAS ＃信号（ CASL ＃或现金＃）转换到LOW和

最后转换回HIGH 。在CAS ＃ functional-

性和时间相关的驱动或闭锁的数据是这样的

每个CAS＃信号独立地控制所述阿索

ciated 8 DQ引脚。

行地址是由RAS ＃信号被锁存，然后

该列地址是由CAS＃锁存。该装置

提供EDO -PAGE模式操作，从而实现了快速

连续的数据操作（读，写或READ-

修改 - 写一个给定的行内）。

4梅格×16 DRAM必须刷新periodi-

美云，以保留存储的数据。

DRAM存取

在DRAM中的每个位置是唯一地寻址的，

中提到的一般说明。使用这

在经过16个I / O引脚的字访问CAS ＃信号的结果

（ DQ0 - DQ15 ）。只使用两个信号结果中的一个

在一个字节访问周期。 CASL ＃转换LOW SE-

脉冲编码一个访问周期为低字节（ DQ0 - DQ7 ），并

CASH ＃转换LOW选择一个访问周期

字写

RAS ＃

低字节写入

CASL ＃

CASH ＃

WE＃

低字节

(DQ0-DQ7)

作者： WORD

存储

数据

输入

数据

输入

数据

存储

数据

存储

数据

输入

数据

输入

数据

存储

数据

高字节

(DQ8-DQ15)

作者： WORD

地址0

地址1

X =无效（无关）

图1

WORD和字节写实例

4梅格×16 EDO DRAM

D29_C.p65 - 修订版2/01

美光科技公司保留更改产品或规格，恕不另行通知。

2001年，美光科技公司

4梅格×16

EDO DRAM

DRAM存取（续）

高字节（ DQ8 - DQ15 ）。总字节和字

存取定时示于图1和图2 。

在WE ＃使然逻辑高电平阅读模式，而

逻辑低电平WE＃使然写模式。在一

写周期，数据输入（ D）的下降沿锁存

WE或CAS ＃（ CASL ＃或现金＃）的，以先到为准

最后。当我们被拉低发生的早期写

之前，无论是CAS ＃下降。后写入或READ-

修改 - 写在我们之后， CAS ＃（ CASL ＃出现下降

或现金＃）被拉低。在早期写周期，

数据输出（ Q）将保持高阻态，无论

的OE ＃的状态。在后写入或读 - 修改 -

写周期， OE ＃必须采取HIGH禁用

之前应用的输入数据的数据输出。如果一晚

写或读 - 修改 - 写的企图，而

保持OE＃ LOW时，将不会发生写，并且数据

输出将驱动器读取从访问位置数据。

此外，两个字节必须始终是相同的

操作的模式，如果两个字节都是活动的。一个CAS ＃

预充电必须改变模式之前满足

上部和下部的字节之间的操作。为

例如，在一个字节和后期的早期写

写在其他字节期间不准

同样的周期。然而，一个字节的早期写入和

后写入另一字节，一个CAS ＃预充电后，

已经被满足，都是允许的。

EDO页模式

DRAM读周期传统翻

输出缓冲器关闭（高Z ）用的上升沿

CAS ＃。如果CAS＃去HIGH和OE ＃为低（有效），

输出缓冲器将被禁用。 64MB的EDO

DRAM由消除提供网页加速循环模式

内廷输出CAS ＃ HIGH禁用。此选项

所谓的EDO ，并且它允许CAS＃预充电时间（

CP ），以

没有出现在输出数据将无效（请参阅read

和EDO -PAGE -MODE读波形）。

EDO的运作就像任何DRAM读或快PAGE-

模式读取，除非数据被认为有效后， CAS ＃变

高，只要RAS ＃和OE ＃保持低电平和WE ＃

被拉高。 OE ＃可带来低或高，而

CAS ＃和RAS ＃低， DQS的过渡会

有效的数据和高Z之间。使用OE＃，有

字读

RAS ＃

低字节读

CASL ＃

CASH ＃

WE＃

存储

数据

产量

数据

产量

数据

存储

数据

存储

数据

产量

数据

产量

数据

存储

数据

低字节

(DQ0-DQ7)

作者： WORD

高字节

(DQ8-DQ15)

作者： WORD

地址0

Z =高阻

地址1

图2

字和字节读示例

4梅格×16 EDO DRAM

D29_C.p65 - 修订版2/01

美光科技公司保留更改产品或规格，恕不另行通知。

2001年，美光科技公司

4梅格×16

EDO DRAM

RAS ＃

V IH

V IL

CAS ＃

V IH

V IL

ADDR

V IH

V IL

ROW

列（ A）

列（ B）

柱（ C）

COLUMN （ D）

DQ V IOH

V IOL

开放

有效数据（ A）

TOD

脚趾

有效数据（ A）

有效数据（ B）

TOD

tOEHC

有效数据（ C）

TOD

有效数据（ D）

OE ＃

V IH

V IL

TOE

tOEP

DQS的回

低-Z ，如果

OES满足。

DQS的保持高阻

直到下一个CAS＃周期

OEHC满足。

DQS的保持高阻

直到下一个CAS＃周期

OEP满足。

科幻gure 3

OE ＃控制的DQS

RAS ＃

V IH

V IL

CAS ＃

V IH

V IL

ADDR

V IH

V IL

ROW

列（ A）

列（ B）

柱（ C）

COLUMN （ D）

DQ V IOH

V IOL

开放

有效数据（ A）

WHZ

有效数据（ B）

tWHZ

输入数据（ C）

WE＃

V IH

V IL

V IH

V IL

tWPZ

OE ＃

DQS的进入高阻如果WE＃跌倒，如果

WPZ得到满足，

将保持高阻直至CAS ＃变低，

WE ＃高（即，直到读周期开始）。

可以用WE ＃禁用DQS的准备

在早期的写周期的输入数据。 DQS的

将保持高阻直至CAS ＃变低，

WE ＃高（即，直到读周期开始）。

不在乎

未定义

图4

WE＃控制的DQS

4梅格×16 EDO DRAM

D29_C.p65 - 修订版2/01

美光科技公司保留更改产品或规格，恕不另行通知。

2001年，美光科技公司

4梅格×16

EDO DRAM

DRAM

特点

单+ 3.3V ± 0.3V电源

工业标准X16的引脚排列，时间，功能，

和包装

12行， 10列地址（R 6）

13行， 9列地址（ N3 ）

高性能CMOS硅栅工艺

所有输入，输出和时钟LVTTL兼容

扩展数据输出（ EDO ）页模式访问

4096周期CAS ＃ -before - RAS ＃（ CBR ）刷新

分布在64毫秒

可选的自刷新（ S）的低功耗数据

保留

MT4LC4M16R6 ， MT4LC4M16N3

对于最新的数据资料，请参考美光网络

网站：

www.micronsemi.com/mti/msp/html/datasheet.html

引脚配置（顶视图）

50针TSOP

DQ0

DQ1

DQ2

DQ3

DQ4

DQ5

DQ6

DQ7

WE＃

RAS ＃

A12

选项

=塑料包装

50针TSOP （ 400万）

时机

为50ns存取

60ns的访问

刷新率

标准刷新

自刷新

工作温度范围

商用（0 ° C至+ 70 ° C）

扩展级（-40 ° C至+ 85°C ）

记号

-5

-6

DQ15

DQ14

DQ13

DQ12

DQ11

DQ10

DQ9

DQ8

CASL ＃

CASH ＃

OE ＃

NC/A12

A11

A10

无

对于N3版， NC为R6版本。

MT4LC4M16R6

CON组fi guration

刷新

行地址

列寻址

4梅格×16

4K （ A0 -A11 ）

1K （ A0 -A9 ）

MT4LC4M16N3

4梅格×16

8K （ A0 - A12 ）

512 (A0-A8)

无

IT **

注意：

1， “＃”符号表示信号为低电平有效。

*联系工厂。

**只适用于MT4LC4M16R6标准刷新设备。

产品编号举例：

4 MEG ×16 EDO DRAM型号一览

产品型号

MT4LC4M16R6TG-x

MT4LC4M16R6TG -个S

MT4LC4M16N3TG-x

MT4LC4M16N3TG -个S

X =速度

刷新

寻址包刷新

400 - TSOP标准

400-TSOP

自

400 - TSOP标准

400-TSOP

自

MT4LC4M16R6TG-5

关键时序参数

速度

-5

-6

RAC

CAC

CAS

84ns

104ns

50ns

60ns

20ns

25ns

30ns

13ns

15ns

8ns

10ns

4梅格×16 EDO DRAM

D29_2.p65 - 修订版5/00

美光科技公司保留更改产品或规格，恕不另行通知。

2000年，美光科技公司

4梅格×16

EDO DRAM

功能框图

MT4LC4M16R6 （ 12行地址）

WE＃

CASL ＃

CASH ＃

CAS ＃

数据输入缓冲

DQ0-

DQ15

第2时钟

发电机

数据输出

卜FF器

OE ＃

柱分离

地址

BUFFER(10)

刷新

调节器

COLUMN

解码器

1,024

感测放大器

I / O选通

1,024 x 16

A0-

A11

刷新

计数器

行选择

行向

地址

缓冲器（ 12 ）

ROW

解码器

补

SELECT

4,096

4,096 x 16

4,096 x 1,024 x 16

内存

ARRAY

RAS ＃

第1时钟

发电机

功能框图

MT4LC4M16N3 （ 13行地址）

WE＃

CASL ＃

CASH ＃

CAS ＃

数据输入缓冲

DQ0-

DQ15

第2时钟

发电机

数据输出

卜FF器

OE ＃

柱分离

地址

BUFFER(9)

刷新

调节器

COLUMN

解码器

512

感测放大器

I / O选通

512 x 16

A0-

A12

刷新

计数器

行选择

行向

地址

缓冲器（ 13 ）

补

SELECT

ROW

解码器

8192

8192 x 16

8192 x 512 x 16

内存

ARRAY

RAS ＃

第1时钟

发电机

VCC

VSS

4梅格×16 EDO DRAM

D29_2.p65 - 修订版5/00

美光科技公司保留更改产品或规格，恕不另行通知。

2000年，美光科技公司

4梅格×16

EDO DRAM

概述

4梅格×16 DRAM是一个高速CMOS ，

包含动态随机存取存储器设备

67108864位和设计，从3V至

3.6V 。该器件在功能组织为4,194,304

地点包含每个16位。该4,194,304

存储位置是由1024排列4096行

在MT4LC4M16R6列或行8,192 512

列在MT4LC4M16N3 。在读或写操作

周期，每个位置是唯一通过寻址

地址位： 12行地址位（ A0 - A11 ）和10

列地址位（ A0 - A9 ）上MT4LC4M16R6或

13行地址位（ A0 - A12）和9列地址位

（ A0 - A8 ）的MT4LC4M16N3版本。此外，

字节和字访问都通过两个支持

CAS ＃引脚（ CASL ＃和现金＃）。

在CAS ＃功能和时序到地址相关

礼服和控制功能（如，闭锁列

地址或选择的CBR刷新）是这样的

内部CAS＃信号是由所述第一外部确定

CAS ＃信号（ CASL ＃或现金＃）转换到LOW和

最后转换回HIGH 。在CAS ＃ functional-

性和时间相关的驱动或闭锁的数据是这样的

每个CAS＃信号独立地控制所述阿索

ciated 8 DQ引脚。

行地址是由RAS ＃信号被锁存，然后

该列地址是由CAS＃锁存。该装置

提供EDO -PAGE模式操作，从而实现了快速

连续的数据操作（读，写或READ-

修改 - 写一个给定的行内）。

4梅格×16 DRAM必须刷新periodi-

美云，以保留存储的数据。

DRAM存取

在DRAM中的每个位置是唯一地寻址的，

中提到的一般说明。使用这

在经过16个I / O引脚的字访问CAS ＃信号的结果

（ DQ0 - DQ15 ）。只使用两个信号结果中的一个

在一个字节访问周期。 CASL ＃转换LOW SE-

脉冲编码一个访问周期为低字节（ DQ0 - DQ7 ），并

CASH ＃转换LOW选择一个访问周期

字写

RAS ＃

低字节写入

CASL ＃

CASH ＃

WE＃

存储

数据

输入

数据

输入

数据

存储

数据

存储

数据

输入

数据

输入

数据

存储

数据

低字节

(DQ0-DQ7)

作者： WORD

高字节

(DQ8-DQ15)

作者： WORD

地址0

地址1

X =无效（无关）

图1

WORD和字节写实例

4梅格×16 EDO DRAM

D29_2.p65 - 修订版5/00

美光科技公司保留更改产品或规格，恕不另行通知。

2000年，美光科技公司

4梅格×16

EDO DRAM

DRAM存取（续）

高字节（ DQ8 - DQ15 ）。总字节和字

存取定时示于图1和图2 。

在WE ＃使然逻辑高电平阅读模式，而

逻辑低电平WE＃使然写模式。在一

写周期，数据输入（ D）的下降沿锁存

WE或CAS ＃（ CASL ＃或现金＃）的，以先到为准

最后。当我们被拉低发生的早期写

之前，无论是CAS ＃下降。后写入或READ-

修改 - 写在我们之后， CAS ＃（ CASL ＃出现下降

或现金＃）被拉低。在早期写周期，

数据输出（ Q）将保持高阻态，无论

的OE ＃的状态。在后写入或读 - 修改 -

写周期， OE ＃必须采取HIGH禁用

之前应用的输入数据的数据输出。如果一晚

写或读 - 修改 - 写的企图，而

保持OE＃ LOW时，将不会发生写，并且数据

输出将驱动器读取从访问位置数据。

此外，两个字节必须始终是相同的

操作的模式，如果两个字节都是活动的。一个CAS ＃

预充电必须改变模式之前满足

上部和下部的字节之间的操作。为

例如，在一个字节和后期的早期写

写在其他字节期间不准

同样的周期。然而，一个字节的早期写入和

后写入另一字节，一个CAS ＃预充电后，

已经被满足，都是允许的。

EDO页模式

DRAM读周期传统翻

输出缓冲器关闭（高Z ）用的上升沿

CAS ＃。如果CAS＃去HIGH和OE ＃为低（有效），

输出缓冲器将被禁用。 64MB的EDO

DRAM由消除提供网页加速循环模式

内廷输出CAS ＃ HIGH禁用。此选项

所谓的EDO ，并且它允许CAS＃预充电时间（

CP ），以

没有出现在输出数据将无效（请参阅read

和EDO -PAGE -MODE读波形）。

EDO的运作就像任何DRAM读或快PAGE-

模式读取，除非数据被认为有效后， CAS ＃变

高，只要RAS ＃和OE ＃保持低电平和WE ＃

被拉高。 OE ＃可带来低或高，而

CAS ＃和RAS ＃低， DQS的过渡会

有效的数据和高Z之间。使用OE＃，有

字读

RAS ＃

低字节读

CASL ＃

CASH ＃

WE＃

低字节

(DQ0-DQ7)

作者： WORD

存储

数据

产量

数据

产量

数据

存储

数据

存储

数据

产量

数据

产量

数据

存储

数据

高字节

(DQ8-DQ15)

作者： WORD

地址0

Z =高阻

地址1

图2

字和字节读示例

4梅格×16 EDO DRAM

D29_2.p65 - 修订版5/00

美光科技公司保留更改产品或规格，恕不另行通知。

2000年，美光科技公司

4梅格×16

EDO DRAM

RAS ＃

V IH

V IL

CAS ＃

V IH

V IL

ADDR

V IH

V IL

ROW

列（ A）

列（ B）

柱（ C）

COLUMN （ D）

DQ V IOH

V IOL

开放

有效数据（ A）

TOD

脚趾

有效数据（ A）

有效数据（ B）

TOD

tOEHC

有效数据（ C）

TOD

有效数据（ D）

OE ＃

V IH

V IL

TOE

tOEP

DQS的回

低-Z ，如果

OES满足。

DQS的保持高阻

直到下一个CAS＃周期

OEHC满足。

DQS的保持高阻

直到下一个CAS＃周期

OEP满足。

科幻gure 3

OE ＃控制的DQS

RAS ＃

V IH

V IL

CAS ＃

V IH

V IL

ADDR

V IH

V IL

ROW

列（ A）

列（ B）

柱（ C）

COLUMN （ D）

DQ V IOH

V IOL

开放

有效数据（ A）

tWHZ

有效数据（ B）

tWHZ

输入数据（ C）

WE＃

V IH

V IL

V IH

V IL

tWPZ

OE ＃

DQS的进入高阻如果WE＃跌倒，如果

WPZ得到满足，

将保持高阻直至CAS ＃变低，

WE ＃高（即，直到读周期开始）。

可以用WE ＃禁用DQS的准备

在早期的写周期的输入数据。 DQS的

将保持高阻直至CAS ＃变低，

WE ＃高（即，直到读周期开始）。

不在乎

未定义

图4

WE＃控制的DQS

4梅格×16 EDO DRAM

D29_2.p65 - 修订版5/00

美光科技公司保留更改产品或规格，恕不另行通知。

2000年，美光科技公司