4梅格×16
EDO DRAM
DRAM
特点
单+ 3.3V ± 0.3V电源
工业标准X16的引脚排列，时间，功能，
和包装
12行， 10列地址（R 6）
13行， 9列地址（ N3 ）
高性能CMOS硅栅工艺
所有输入，输出和时钟LVTTL兼容
扩展数据输出（ EDO ）页模式访问
4096周期CAS ＃ -before - RAS ＃ （ CBR ）刷新
分布在64毫秒
可选的自刷新（ S）的低功耗数据
保留
MT4LC4M16R6 ， MT4LC4M16N3
对于最新的数据资料，请参考美光网络
网站：
www.micron.com/products/datasheets/dramds.html
引脚配置（顶视图）
50针TSOP
V
CC
DQ0
DQ1
DQ2
DQ3
V
CC
DQ4
DQ5
DQ6
DQ7
NC
V
CC
WE＃
RAS ＃
NC
NC
NC
NC
A0
A1
A2
A3
A4
A5
V
CC
A12
选项
=塑料包装
50针TSOP （ 400万）
时机
为50ns存取
60ns的访问
刷新率
4K
8K
标准刷新
自刷新
工作温度范围
商用（0 ° C至+ 70 ° C）
记号
TG
-5
-6
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
50
49
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
33
32
31
30
29
28
27
26
V
SS
DQ15
DQ14
DQ13
DQ12
V
SS
DQ11
DQ10
DQ9
DQ8
NC
V
SS
CASL ＃
CASH ＃
OE ＃
NC
NC
NC/A12
A11
A10
A9
A8
A7
A6
V
SS
R6
N3
无
S*
对于N3版， NC为R6版本。
MT4LC4M16R6
CON组fi guration
刷新
行地址
列寻址
4梅格×16
4K
4K （ A0 -A11 ）
1K （ A0 -A9 ）
MT4LC4M16N3
4梅格×16
8K
8K （ A0 - A12 ）
512 (A0-A8)
无
注意：
1， “＃”符号表示信号为低电平有效。
*联系工厂。
产品编号举例：
MT4LC4M16R6TG-5
4 MEG ×16 EDO DRAM型号一览
产品型号
刷新
寻址包刷新
4K
4K
8K
8K
400 - TSOP标准
400-TSOP
自
400 - TSOP标准
400-TSOP
自
关键时序参数
速度
-5
-6
t
RC
t
RAC
t
PC
t
AA
t
CAC
t
CAS
84ns
104ns
50ns
60ns
20ns
25ns
25ns
30ns
13ns
15ns
8ns
10ns
MT4LC4M16R6TG-x
MT4LC4M16R6TG -个S
MT4LC4M16N3TG-x
MT4LC4M16N3TG -个S
X =速度
4梅格×16 EDO DRAM
D29_C.p65 - 修订版2/01
1
美光科技公司保留更改产品或规格，恕不另行通知。
2001年，美光科技公司
4梅格×16
EDO DRAM
概述
4梅格×16 DRAM是一个高速CMOS ，
包含动态随机存取存储器设备
67108864位和设计，从3V至
3.6V 。该器件在功能组织为4,194,304
地点包含每个16位。该4,194,304
存储位置是由1024排列4096行
在MT4LC4M16R6列或行8,192 512
列在MT4LC4M16N3 。在读或写操作
周期，每个位置是唯一通过寻址
地址位： 12行地址位（ A0 - A11 ）和10
列地址位（ A0 - A9 ）上MT4LC4M16R6或
13行地址位（ A0 - A12）和9列地址位
（ A0 - A8 ）的MT4LC4M16N3版本。此外，
字节和字访问都通过两个支持
CAS ＃引脚（ CASL ＃和现金＃ ） 。
在CAS ＃功能和时序到地址相关
礼服和控制功能（如，闭锁列
地址或选择的CBR刷新）是这样的
内部CAS＃信号是由所述第一外部确定
CAS ＃信号（ CASL ＃或现金＃ ）转换到LOW和
最后转换回HIGH 。在CAS ＃ functional-
性和时间相关的驱动或闭锁的数据是这样的
每个CAS＃信号独立地控制所述阿索
ciated 8 DQ引脚。
行地址是由RAS ＃信号被锁存，然后
该列地址是由CAS＃锁存。该装置
提供EDO -PAGE模式操作，从而实现了快速
连续的数据操作（读，写或READ-
修改 - 写一个给定的行内） 。
4梅格×16 DRAM必须刷新periodi-
美云，以保留存储的数据。
DRAM存取
在DRAM中的每个位置是唯一地寻址的，
中提到的一般说明。使用这
在经过16个I / O引脚的字访问CAS ＃信号的结果
（ DQ0 - DQ15 ） 。只使用两个信号结果中的一个
在一个字节访问周期。 CASL ＃转换LOW SE-
脉冲编码一个访问周期为低字节（ DQ0 - DQ7 ） ，并
CASH ＃转换LOW选择一个访问周期
字写
RAS ＃
低字节写入
CASL ＃
CASH ＃
WE＃
低字节
(DQ0-DQ7)
作者： WORD
存储
数据
1
1
0
1
1
1
1
1
输入
数据
0
0
1
0
0
0
0
0
输入
数据
存储
数据
0
0
1
0
0
0
0
0
存储
数据
0
0
1
0
0
0
0
0
输入
数据
1
1
0
1
1
1
1
1
输入
数据
存储
数据
1
1
0
1
1
1
1
1
高字节
(DQ8-DQ15)
作者： WORD
0
1
0
1
0
0
0
0
X
X
X
X
X
X
X
X
地址0
1
0
1
0
1
1
1
1
1
0
1
0
1
1
1
1
1
0
1
0
1
1
1
1
X
X
X
X
X
X
X
X
地址1
1
0
1
0
1
1
1
1
X =无效（无关）
图1
WORD和字节写实例
4梅格×16 EDO DRAM
D29_C.p65 - 修订版2/01
3
美光科技公司保留更改产品或规格，恕不另行通知。
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4梅格×16
EDO DRAM
DRAM存取（续）
高字节（ DQ8 - DQ15 ） 。总字节和字
存取定时示于图1和图2 。
在WE ＃使然逻辑高电平阅读模式，而
逻辑低电平WE＃使然写模式。在一
写周期，数据输入（ D）的下降沿锁存
WE或CAS ＃ （ CASL ＃或现金＃ ）的，以先到为准
最后。当我们被拉低发生的早期写
之前，无论是CAS ＃下降。后写入或READ-
修改 - 写在我们之后， CAS ＃ （ CASL ＃出现下降
或现金＃ ）被拉低。在早期写周期，
数据输出（ Q）将保持高阻态，无论
的OE ＃的状态。在后写入或读 - 修改 -
写周期， OE ＃必须采取HIGH禁用
之前应用的输入数据的数据输出。如果一晚
写或读 - 修改 - 写的企图，而
保持OE＃ LOW时，将不会发生写，并且数据
输出将驱动器读取从访问位置数据。
此外，两个字节必须始终是相同的
操作的模式，如果两个字节都是活动的。一个CAS ＃
预充电必须改变模式之前满足
上部和下部的字节之间的操作。为
例如，在一个字节和后期的早期写
写在其他字节期间不准
同样的周期。然而，一个字节的早期写入和
后写入另一字节，一个CAS ＃预充电后，
已经被满足，都是允许的。
EDO页模式
DRAM读周期传统翻
输出缓冲器关闭（高Z ）用的上升沿
CAS ＃ 。如果CAS＃去HIGH和OE ＃为低（有效） ，
输出缓冲器将被禁用。 64MB的EDO
DRAM由消除提供网页加速循环模式
内廷输出CAS ＃ HIGH禁用。此选项
所谓的EDO ，并且它允许CAS＃预充电时间（
t
CP ），以
没有出现在输出数据将无效（请参阅read
和EDO -PAGE -MODE读波形） 。
EDO的运作就像任何DRAM读或快PAGE-
模式读取，除非数据被认为有效后， CAS ＃变
高，只要RAS ＃和OE ＃保持低电平和WE ＃
被拉高。 OE ＃可带来低或高，而
CAS ＃和RAS ＃低， DQS的过渡会
有效的数据和高Z之间。使用OE＃ ，有
字读
RAS ＃
低字节读
CASL ＃
CASH ＃
WE＃
存储
数据
1
1
0
1
1
1
1
1
0
1
0
1
0
0
0
0
产量
数据
1
1
0
1
1
1
1
1
Z
Z
Z
Z
Z
Z
Z
Z
产量
数据
1
1
0
1
1
1
1
1
0
1
0
1
0
0
0
0
存储
数据
1
1
0
1
1
1
1
1
0
1
0
1
0
0
0
0
存储
数据
1
1
0
1
1
1
1
1
0
1
0
1
0
0
0
0
产量
数据
1
1
0
1
1
1
1
1
Z
Z
Z
Z
Z
Z
Z
Z
产量
数据
1
1
0
1
1
1
1
1
Z
Z
Z
Z
Z
Z
Z
Z
存储
数据
1
1
0
1
1
1
1
1
0
1
0
1
0
0
0
0
低字节
(DQ0-DQ7)
作者： WORD
高字节
(DQ8-DQ15)
作者： WORD
地址0
Z =高阻
地址1
图2
字和字节读示例
4梅格×16 EDO DRAM
D29_C.p65 - 修订版2/01
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