【16MB ： 1 MEG X16EDO DRAMEDO DRAMMT4C1M16E5 - 1兆欧×1】,IC型号MT4LC1M16E5TG-5,MT4LC1M16E5TG-5 PDF资料,MT4LC1M16E5TG-5经销商,ic,电子元器件-51电子网

16MB ： 1 MEG X16

EDO DRAM

MT4C1M16E5 - 1兆欧×16 ， 5V

MT4LC1M16E5 - 1兆欧×16 ， 3.3V

对于最新的数据资料，请参考美光网络

网站：

www.micron.com/products/datasheets/sdramds.html

特点

JEDEC-和行业标准x16的时间，

功能，引脚和封装

高性能CMOS硅栅工艺

单电源（ + 3.3V ± 0.3V或5V ± 10 ％）

所有输入，输出和时钟TTL兼容

刷新模式： RAS ＃ - 只， CAS ＃ -before - RAS ＃

（ CBR ），隐藏;可选的自刷新（ S）

字节写访问周期

1024周期刷新（ 10行， 10列地址）

扩展数据输出（ EDO ）页模式访问

5V容限输入和I / O电压为3.3V器件

引脚配置（顶视图）

五十〇分之四十四引脚TSOP

DQ0

DQ1

DQ2

DQ3

DQ4

DQ5

DQ6

DQ7

DQ15

DQ14

DQ13

DQ12

DQ11

DQ10

DQ9

DQ8

42引脚SOJ

DQ0

DQ1

DQ2

DQ3

DQ4

DQ5

DQ6

DQ7

WE＃

RAS ＃

DQ15

DQ14

DQ13

DQ12

DQ11

DQ10

DQ9

DQ8

CASL ＃

CASH ＃

OE ＃

选项

电压

3.3V

刷新寻址

1024 （ 1K ）行

包

塑料SOJ （ 400万）

塑料TSOP （ 400万）

时机

为50ns存取

60ns的访问

刷新率

标准的刷新（ 16毫秒期）

自刷新（ 128ms的时间段）

工作温度范围

商用（ 0

C至+70

扩展（ -20

C至+ 80

产品编号举例：

记号

-5

-6

无

WE＃

RAS ＃

CASL ＃

CASH ＃

OE ＃

注意：

在" ＃ "符号表示信号为低电平有效。

1 MEG ×16 EDO DRAM型号一览

产品型号

MT4LC1M16E5DJ-x

MT4LC1M16E5DJ -个S

MT4LC1M16E5TG-x

MT4LC1M16E5TG -个S

MT4C1M16E5DJ-x

MT4C1M16E5TG-x

VCC REFRESH包刷新

3.3V

400 - SOJ标准

3.3V

400-SOJ

自

3.3V

400 - TSOP标准

3.3V

400-TSOP

自

400 - SOJ标准

400 - TSOP标准

注意：

“ -x ”表示速度等级下的时序标志

选项。

MT4LC1M16E5TG-6

注意：

1.第三个字段区分低电压产品： LC desig-

纳茨VCC = 3.3V和C表示的Vcc = 5V 。

2.只适用于MT4LC1M16E5 （ 3.3V ）

概述

1兆欧X 16是一个随机访问的，固态

组织在X16含16777216位内存

配置。 1梅格×16有两个字节写

和Word通过两个CAS ＃针脚写访问周期

（ CASL ＃和现金＃）。这就像一个CAS ＃函数

在这两种CASL ＃或现金＃其他的DRAM发现

将产生一个内部CAS＃。

在CAS ＃功能和定时被确定

第一个CAS ＃（ CASL ＃或现金＃）转换到LOW和

最后CAS ＃过渡回HIGH 。仅使用一个

关键时序参数

速度

-5

-6

RAC

CAC

CAS

84ns

104ns

50ns

60ns

20ns

25ns

30ns

15ns

17ns

8ns

10ns

1梅格×16 EDO DRAM

D52_B.p65 - 版本B ;酒馆。 3/01

2001年，美光科技公司

产品与这里讨论的规格如有美光更改，恕不另行通知。

16MB ： 1 MEG X16

EDO DRAM

一般说明（续）

两个信号的产生一个字节写周期。 CASL ＃

转换低电平选择一个访问周期为低

字节（ DQ0 - DQ7 ）和现金＃转换LOW SE-

脉冲编码的存取周期的高字节（ DQ8 - DQ15 ）。

每个比特通过20 AD-唯一寻址

在读或写周期打扮位。这些都是

输入的10位（ A0- A9）的时间。 RAS＃用来锁存

第10位和CAS ＃，后10比特。在CAS ＃

功能还确定循环是否将是一个

刷新周期（ RAS ＃ ONLY）或有源周期（读，

写或读写），一旦RAS ＃变低。

在CASL ＃和＃现金投入在内部产生

CAS ＃信号，其功能就像一个CAS ＃输入

其他的DRAM 。关键的区别是每个CAS ＃输入

（ CASL ＃和现金＃）控制其对应的八个

在写访问DQ输入。 CASL ＃控制

DQ0 - DQ7和现金＃控制DQ8 - DQ15 。两

CAS ＃对照产生了1兆×16两个字节读取

字节写周期的能力。

在WE ＃使然逻辑高电平阅读模式，而

逻辑低电平WE＃使然写模式。在写

周期，数据（D）中由WE的下降沿锁存或

CAS ＃（ CASL ＃或现金＃），最后一个为准。一

当我们被拉低之前发生初期写入

无论是CAS ＃下降。后写入或读 - 修改 -

当我们经过CAS ＃（ CASL ＃或下降时写

CASH ＃）被拉低。在早期写周期，

数据输出（ Q）将保持高阻态，无论

的OE ＃的状态。在后写入或READ-

修改 - 写周期， OE ＃必须HIGH采取

禁止数据输出之前，将输入的数据。

如果后期写或读 - 修改 - 写尝试

同时保持OE ＃低，不会发生写数据，而

数据输出将从访问的驱动器中读取数据

位置。

16个数据输入和16个输出数据路由

通过16引脚使用通用I / O 。引脚方向

通过OE ＃和WE ＃控制。

1梅格×16 DRAM必须刷新periodi-

美云，以保留存储的数据。

RAS ＃

V IH

V IL

CASL ＃ / ＃现金

V IH

V IL

ADDR

V IH

V IL

ROW

列（ A）

列（ B）

柱（ C）

COLUMN （ D）

DQ V IOH

V IOL

开放

有效数据（ A）

TOD

脚趾

有效数据（ A）

有效数据（ B）

TOD

tOEHC

有效数据（ C）

TOD

有效数据（ D）

OE ＃

V IH

V IL

TOE

tOEP

DQS的回

低-Z ，如果

OES满足。

DQS的保持高阻

直到下一个CAS＃周期

OEHC满足。

DQS的保持高阻

直到下一个CAS＃周期

OEP满足。

不在乎

未定义

图1

OE ＃控制的DQS

1梅格×16 EDO DRAM

D52_B.p65 - 版本B ;酒馆。 3/01

美光科技公司保留更改产品或规格，恕不另行通知。

2001年，美光科技公司

16MB ： 1 MEG X16

EDO DRAM

页面访问

PAGE操作允许更快的数据操作（读，

写或读 - 修改 - 写）一个行向中

地址定义页边界。页面周期AL-

一个行地址发起的方式选通由RAS ＃，

接着是列地址选通，在由CAS＃。 AD-

ditional列可以通过提供有效的访问

列地址选通CAS＃和控股RAS ＃

低，从而更快地执行存储周期。回国

RAS ＃ HIGH终止操作的页面模式，

即，关闭该页面。

而RAS ＃依然很低，数据将过渡到与

保持高阻（参见图1 ）。 WE＃也可以执行

禁用下CER的输出驱动器的功能

覃条件，如图2所示。

在一个应用程序中，如果DQ的输出线

或运算， OE ＃必须使用禁用的DRAM闲置的银行。

另外，脉冲WE＃空闲期间银行

CAS ＃高时间也将高阻抗输出。不知疲倦

OE ＃控制的吊灯，输出后会禁用

关，这是从RAS＃上升沿引用

或CAS ＃，先到为准过去。

EDO页模式

1梅格×16提供EDO页模式下，这是

加速FAST- PAGE -MODE周期。主

EDO的优势是数据输出的可用性，甚至

经过CAS ＃返回高电平。 EDO提供CAS ＃

预充电时间（

CP）的发生，而不输出数据

将无效。这消除CAS ＃输出控制

为流水线的读取。

FAST-页面模式的DRAM有传统

打开输出缓冲器关闭（高阻）的上升

对CAS＃边缘。 EDO -页面模式的DRAM一样操作

FAST-页面模式的DRAM ，除了数据将保持

在有效或生效后， CAS ＃变为高电平

读取提供RAS ＃和OE ＃保持低电平。如果OE ＃为

而脉冲RAS ＃和CAS ＃低，数据将切换

从有效数据到高阻并回到同一有效

数据。如果OE ＃翻转或脉冲后， CAS ＃变为高电平

BYTE存取周期

字节写和字节读取确定

通过使用CASL ＃和＃现金。启用CASL ＃ SE-

脉冲编码一个低字节访问（ DQ0 - DQ7 ）。启用CASH ＃

选择一个高字节访问（ DQ8 - DQ15 ）。启用

无论CASL ＃和＃现金选择一个字写周期。

1兆欧×16可以被看作是两个1兆×8个

拥有共同的输入控件，与EX-的DRAM

ception的CAS ＃输入。图3示出的字节

写和Word写周期。

此外，两个字节必须始终是相同的

操作的模式，如果两个字节都是活动的。一个CAS ＃

预充电必须改变模式之前满足

上部和下部的字节之间的操作。为前

充裕的，一个字节的早期写入和后写入

在其他字节在同一周期中是不允许的。

RAS ＃

V IH

V IL

CASL ＃ / ＃现金

V IH

V IL

ADDR

V IH

V IL

ROW

列（ A）

列（ B）

柱（ C）

COLUMN （ D）

DQ V IOH

V IOL

开放

有效数据（ A）

tWHZ

有效数据（ B）

tWHZ

输入数据（ C）

WE＃

V IH

V IL

V IH

V IL

tWPZ

OE ＃

DQS的进入高阻如果WE＃下降，而如果

WPZ得到满足，

将保持高阻直至CAS ＃变低，

WE ＃高（即，直到读周期开始）。

可以用WE ＃禁用DQS的准备

在早期的写周期的输入数据。 DQS的

将保持高阻直至CAS ＃变低，

WE ＃高（即，直到读周期开始）。

不在乎

未定义

图2

WE＃控制的DQS

1梅格×16 EDO DRAM

D52_B.p65 - 版本B ;酒馆。 3/01

美光科技公司保留更改产品或规格，恕不另行通知。

2001年，美光科技公司

16MB ： 1 MEG X16

EDO DRAM

然而，在一个字节和后期的早期写

写在其他字节，经过CAS ＃预充电了

被满足，是允许的。

分布式CBR刷新。这种刷新速率可以是

在正常的操作过程中施加，以及

待机或电池备份模式。

在自刷新模式时，通过驱动终止

RAS ＃ HIGH的最小时间

RPS 。这种延迟

允许在完成任何内部刷新周期

这可能是在处理在所述RAS ＃低到的时间

HIGH过渡。如果在DRAM控制器使用通过分布

喊出刷新序列，则不需要刷新突发

在退出自刷新。然而，如果在DRAM CON-

控制器采用了RAS ＃ - 只或突发刷新序列，

所有1024行必须在平均范围内刷新

内部刷新率，之前恢复正常

操作。

DRAM刷新

保留通过保持正确的存储单元数据

权力和执行任何RAS ＃循环（读，写）或

RAS ＃刷新周期（ RAS ＃ - 只， CBR或隐藏）

使RAS ＃地址的所有的1024组合

内执行

REF （MAX），而不管顺序。

社区康复，延伸和自刷新周期会

调用用于自动RAS＃内部刷新计数器

寻址。

一个可选的自刷新方式下是可用的“S”上

版本。自刷新功能由per-启动

形成了CBR刷新周期并持有RAS ＃ LOW

对于指定的

RASS 。在“S”选项允许用户

一个完全静态的，低功率的数据保留的选择

模式，或在延长的再一个动态刷新模式

的128ms的保鲜期，或每行，当使用125微秒

字写

RAS ＃

待机

返回RAS ＃和CAS ＃ HIGH终止

存储器周期和减小芯片的电流，以减小

待机水平。芯片被预处理为下一

在RAS ＃高时间周期。

低字节写入

CASL ＃

CASH ＃

WE＃

低字节

(DQ0-DQ7)

作者： WORD

存储

数据

输入

数据

输入

数据

存储

数据

存储

数据

输入

数据

输入

数据

存储

数据

高字节

(DQ8-DQ15)

作者： WORD

地址0

地址1

X =无效（无关）

科幻gure 3

WORD和字节写实例

1梅格×16 EDO DRAM

D52_B.p65 - 版本B ;酒馆。 3/01

美光科技公司保留更改产品或规格，恕不另行通知。

2001年，美光科技公司

16MB ： 1 MEG X16

EDO DRAM

功能框图

WE＃

CASL ＃

CASH ＃

DQ0

第2时钟

发电机

数据输出

卜FF器

CAS ＃

数据输入缓冲

DQ15

柱分离

地址

卜FF器

刷新

调节器

COLUMN

解码器

1,024

OE ＃

感测放大器

I / O选通

刷新

计数器

ROW

解码器

1,024 x 16

行向

地址

缓冲器（ 10 ）

1,024

1,024 x 1,024 x 16

内存

ARRAY

RAS ＃

第1时钟

发电机

1梅格×16 EDO DRAM

D52_B.p65 - 版本B ;酒馆。 3/01

美光科技公司保留更改产品或规格，恕不另行通知。

2001年，美光科技公司