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飞思卡尔半导体公司
数据表:产品预览
文档编号: MSC8152
第1版, 12/2010
MSC8152
双核数字信号
处理器
两个的StarCore SC3850 DSP子系统,每个子系统与SC3850
DSP核心32 KB的L1指令高速缓冲存储器, 32字节的L1数据高速缓存,
统一的512 KB的L2高速缓存可配置为在M2记忆
64千字节为增量,存储器管理单元(MMU) ,
扩展的可编程中断控制器(EPIC ),两个
通用32位定时器,调试和分析支持,
低功耗等待,停止和断电处理模式,并
ECC / EDC的支持。
芯片级仲裁和交换系统(类)
提供了核心之间的全光纤无阻塞仲裁
与其他发起人和M2内存,共享内存M3 ,
DDR SRAM控制器,设备配置的控制和状态
寄存器, MAPLE- B和其它目标。
1056字节的128位宽内存M3 , 1024字节从而可以的
被关闭,以节省电力。
96字节的引导ROM 。
三个输入时钟(一个全球和两个差分) 。
五锁相环(三个全球和两个串行RapidIO的PLL ) 。
多加速器平台引擎为基带( MAPLE -B )
用可编程系统接口,涡轮解码,维特比
解码和FFT / IFFT和DFT / IDFT处理。 MAPLE -B
可以在不需要时,以降低整体功耗被禁用
消费。
两个DDR控制器具有高达400 MHz的时钟( 800 MHz的数据
率) , 64/32位数据总线,最多支持一共有2 GB的高达
四家银行(每个控制器有两个),并支持DDR2和DDR3的支持。
DMA控制器具有32个单向通道,支持16
存储器到存储器的通道具有高达1024的缓冲区描述符
每个信道,以及可编程优先级,缓冲器,以及复
配置。它非常适合DDR SDRAM 。
多达四个独立的TDM模块与可编程字
大小( 2 , 4 ,8或16位) ,硬件基A律/ μ律转换,
高达62.5 Mbps的数据速率对于每个TDM链路,并用无缝
接口E1或T1成帧器,可与接口
H- MVIP / H.110设备, TSI ,和编解码器如AC -97 。
FC-PBGA–783
29 mm
×
29 mm
支持2个Serial RapidIO的高速串行接口
接口,一个PCI Express接口,以及两个SGMII接口
(复用) 。串行RapidIO接口支持1X / 4X
操作高达3.125 Gbaud的用一个消息单元和两个
DMA单元。在PCI Express控制器,支持32位和64位
寻址, 4倍,x2和×1链路。
QUICC Engine技术子系统采用双RISC
处理器, 48 KB的多主机RAM , 48 KB的指令
RAM ,支持两个通信控制器的两个千兆
以太网接口( RGMII和SGMII ) ,卸载调度
从DSP内核,以及SPI的任务。
I / O中断集中整合所有的芯片屏蔽
中断和不可屏蔽中断源和路线,然后到
INT_OUT , NMI_OUT和铁心。
UART ,允许用一个比特率全双工操作
6.25 Mbps的。
两个通用32位定时器,每SC3850 RTOS支持
芯, 4定时器模块具有四个16位的完全可编程
计时器和8软件看门狗定时器(SWT) 。
8个可编程的硬件信号量。
最多32个虚拟中断和虚拟NMI断言简单
写访问。
I
2
C接口。
最多32个GPIO端口,其中16的可以被配置为
外部中断。
开机界面选项包括以太网,串行RapidIO接口,
I
2
C和SPI 。
支持标准JTAG接口
低功耗CMOS设计,具有低功耗待机和
掉电模式和优化的电源管理电路。
45纳米SOI CMOS技术。
本文件包含有关正在开发中的产品信息。飞思卡尔储备
有权更改或终止本产品,恕不另行通知。
2010飞思卡尔半导体公司
目录
1
2
引脚分配。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 0.4
1.1 FC- PBGA球布局图。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 0.4
1.2信号列表通过球的位置。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 0.5
电气特性。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 0.23
2.1最大额定值。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 0.23
2.2推荐工作条件。 。 。 。 。 。 。 。 。 。 。 。 。 0.24
2.3热特性。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 0.25
2.4 CLKIN要求。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 0.25
2.5直流电气特性。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 0.26
2.6交流时序特性。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 0.37
硬件设计考虑。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 0.53
3.1电源斜坡时序。 。 。 。 。 。 。 。 。 。 。 。 。 。 0.53
3.2 PLL电源设计注意事项。 。 。 。 。 。 。 。 。 0.56
3.3时钟和定时信号板布局考虑57
3.4 SGMII交流耦合串行链路连接示例。 0.58
3.5连接指南。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 0.58
3.6指南,以供远程电源连接选择
供应感应。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 0.64
订购信息。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 0.64
包装信息。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 0.65
产品文档。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 0.66
修订历史。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 0.66
图10.SGMII变送器直流测量电路。 。 。 。 。 。 。 。 。 34
图11.DDR2和DDR3 SDRAM接口输入时序
图。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 38
图12.MCK到MDQS时机。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 39
图13.DDR SDRAM输出时序。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 40
图14.DDR2和DDR3控制器总线交流测试负载。 。 。 。 。 。 。 40
图15.DDR2和DDR3 SDRAM的时序差异
规格。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 40
图16.Differential测量点上升和下降时间42
对于崛起图17.Single端测量点和下降时间
匹配。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 42
图18.Single频率的正弦抖动限制。 。 。 。 。 。 。 。 。 。 。 44
图19.SGMII AC测试/测量负载。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 45
图20.TDM接收信号。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 46
图21.TDM传输信号。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 47
图22.TDM交流测试负载。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 47
图23.Timer交流测试负载。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 47
图24.MII管理接口时序。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 48
图25.RGMII AC时序和复用。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 49
图26.SPI交流测试负载。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 50
图27.SPI AC时序从模式(外部时钟) 。 。 。 。 。 。 。 50
图28.SPI AC时序主控模式(内部时钟) 。 。 。 。 。 。 50
图29.Test时钟时序。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 51
图30.Boundary扫描(JTAG )时序。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 52
图31.Test访问端口时序。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 52
图32.TRST时机。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 52
图33.Supply斜坡时序与V
DD
斜坡前
V
DDIO
和CLKIN开始用v
DDIO
. . . . . . . . . . . . . 53
图34.Supply斜坡时序。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 54
图35.Reset连接的功能应用。 。 。 。 。 。 。 。 。 56
图36.Reset连接在调试器中的应用。 。 。 。 。 。 。 。 。 。 56
图37.PLL用品。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 57
图38.SerDes PLL用品。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 57
图39.4线交流耦合SGMII串行链路连接
例如。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 58
图40.MSC8152机械信息, 783球的FC - PBGA
套餐。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 65
3
4
5
6
7
图列表
图1 。
图2中。
网络连接gure 3 。
图4中。
图5中。
图6 。
图7 。
网络连接gure 8 。
图9 。
MSC8152框图。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 3
的StarCore SC3850 DSP子系统框图。 。 。 。 3
MSC8152 FC- PBGA封装,顶视图。 。 。 。 。 。 。 。 。 。 。 。 4
差分电压定义为发送器或
接收器。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 28
接收器的SerDes参考时钟的。 。 。 。 。 。 。 。 。 。 。 。 。三十
SERDES发射器和接收器参考电路。 31
差分参考时钟输入DC的要求
(外部直流耦合) 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 31
差分参考时钟输入DC的要求
(外部交流耦合) 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 32
单端参考时钟输入DC要求32
MSC8152双核数字信号处理器数据手册,第1
2
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DDR接口64位/ 32位
JTAG
DDR
调节器
DDR接口64位/ 32位
DDR
调节器
M3存储器
1056字节
I / O中断
集中器
UART
高速串行接口
SC3850
DSP核心
32字节32字节
L1
L1
ICACHE DCACHE
512 K字节
二级缓存/ M2记忆
计时器
RESET
DMA
DMA
SEMAPHORES
虚拟
中断
引导ROM
I
2
C
其他
模块
X1 / X4 3.125 Gbaud的
PCI - EX 1X / 2X / 4X
两个SGMII
X1 / X2 / X4 3.125 Gbaud的
两个SGMII
MAPLE -B
DFT /
IDFT
FFT /
IFFT
涡轮增压/
维特比
的QuiccEngine
子系统
双RISC处理器
SPI以太网以太网
4 TDMS
SGMII
x2
串行串行
PCI
环网柜
RapidIO的RapidIO的Expr的
DMA
串行解串器1
串行解串器2
两个DSP内核, 1 GHz的
四TDMS每256频道
SPI RGMII RGMII
注:箭头方向表示主站或从站。
图1. MSC8152框图
128位大师
公交车类
128位从
从班公交车
中断
512 KB的L2缓存/ M2记忆
EPIC
定时器
IQBus
TWB
DQBus
任务
保护
调试支持
OCE30 DPU
32千字节
指令
缓存
直写
通过
卜FF器
( WTB )
32千字节
数据
缓存
直写
卜FF器
地址
翻译
MMU
( WBB )
SC3850
CORE
P- 128总线的位
XA-总线64位
的Xb-总线的64位
图2的StarCore SC3850 DSP子系统框图
MSC8152双核数字信号处理器数据手册,第1
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3
引脚分配
1
引脚分配
本部分包括MSC8152封装球栅阵列布局的图表和表格显示了引脚如何
分配给该程序包。
1.1
FC- PBGA球布局图
对FC - PBGA封装的顶视图中示出
科幻gure 3
与球的位置的索引号。
顶视图
1
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
T
U
V
W
Y
AA
AB
AC
AD
AE
AF
AG
AH
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
MSC8154
图3. MSC8152 FC- PBGA封装,顶视图
MSC8152双核数字信号处理器数据手册,第1
4
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1.2
信号列表通过定位球
表1
给出了信号列表排序球号码。当设计一个电路板,请确保电源轨为每个信号
适当考虑。指定的电源轨必须连接到如果任何该文件中指定的电压电平
相关的信号的函数用于(有效)
注意:
在信息
表1
表2
区分了三种概念。首先,将电源引脚的球
用于提供特定的功率电平为不同的设备子系统(相对于信号)器件封装。其次,
功率导轨是传送电力从电压调节器,以在设备上的电路板的电气线路。他们
在这里被表示为基准电源轨信号线;因此,实际的电源输入被列为N / A
关于电源轨。在这些表中使用的第三,符号为电压电平的名字(绝对,
推荐的,等等),而不是电源供给自己。
表1列出的信号通过球号码
球号码
A2
A3
A4
A5
A6
A7
A8
A9
A10
A11
A12
A13
A14
A15
A16
A17
A18
A19
A20
A21
A22
A23
A24
A25
A26
A27
A28
B1
B2
B3
B4
B5
B6
B7
B8
M2DQS3
M2DQS3
M2ECC0
M2DQS8
M2DQS8
M2A5
M2CK1
M2CK1
M2CS0
M2BA0
M2CAS
M2DQ34
M2DQS4
M2DQS4
M2DQ50
M2DQS6
M2DQS6
M2DQ48
M2DQ49
VSS
版权所有
SXPVDD1
SXPVSS1
版权所有
版权所有
SXCVDD1
SXCVSS1
M2DQ24
GVDD2
M2DQ25
VSS
GVDD2
M2ECC1
VSS
GVDD2
信号名称
1,2
PIN TYPE
10
I / O
I / O
I / O
I / O
I / O
O
O
O
O
O
O
I / O
I / O
I / O
I / O
I / O
I / O
I / O
I / O
NC
动力
NC
NC
动力
I / O
动力
I / O
动力
I / O
动力
电源导轨
名字
GVDD2
GVDD2
GVDD2
GVDD2
GVDD2
GVDD2
GVDD2
GVDD2
GVDD2
GVDD2
GVDD2
GVDD2
GVDD2
GVDD2
GVDD2
GVDD2
GVDD2
GVDD2
GVDD2
不适用
不适用
不适用
不适用
不适用
GVDD2
不适用
GVDD2
不适用
不适用
GVDD2
不适用
不适用
MSC8152双核数字信号处理器数据手册,第1
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    电话:0755-82780082
    联系人:杨小姐
    地址:深圳市福田区振兴路156号上步工业区405栋3层

    MSC8152
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