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飞思卡尔半导体公司
数据表:
文档编号: MSC8122
启14 , 2007年12月
MSC8122
FC PBGA -431
20 mm
×
20 mm
四路数字信号
处理器
四个StarCore的SC140 DSP扩展内核,每个内核有SC140
DSP内核, 224的内部SRAM字节M1内存( 1436字节
数量) ,16路16K字节指令缓存(ICache ) ,四条目
写缓存,外部缓存的支持,可编程中断
控制器( PIC) ,局部中断控制器(LIC ) ,和低功耗
等待和停止处理模式。
475 KB的M2存储关键数据和临时数据
缓冲。
4字节的引导ROM 。
M2访问的多核MQBus连接的M2记忆
所有四个内核,运行在核心频率与数据总线
高达128位的访问读取和高达64位的写操作,央
高效的循环仲裁器为核心对总线的访问,和原子
的M2存储器存取由芯和本地操作控制
总线。
配置内部PLL通过配置信号值复位。
具有64位或32位数据和32位60x的对应系统总线
地址总线,用于多主机设计的支持,四拍爆
转让(八拍的32位数据模式)的64/32/16/8口尺寸
由内部存储器控制器控制比特, 。访问到
外部存储器或外围设备,由外部主机访问
内部资源,从支持直接访问内部
资源,包括M1和M2的记忆,并在机
仲裁多达四个主设备。
直接从接口( DSI )使用64分之32位从主机接口
与21-25位寻址和六十四分之三十二位数据传输,直接
通过访问外部主机对内部和外部资源,
在连拍能力的同步或异步访问
同步模式下,双或单频闪模式下,写入和读取
缓冲区来提高主机的带宽,字节使能信号
1/2/ 4/8字节写粒度,滑动窗口模式进行访问
使用的地址引脚的数量减少,芯片ID进行解码,以
允许一个CS信号,以控制多个DSP ,广播模式,以
写入多个DSP和大端/小端/被改写
支持。
三模信号复用: 64位DSI和32位系统
总线, 32位的DSI和64位的系统总线,或32位的DSI和32位
系统总线。
三UPMS ,一个GPCM ,一个灵活的存储控制器
页面模式的SDRAM机,无缝连接到各种
回忆和设备,字节使能为64位或32位总线宽度,
8内存银行外部存储器,并且2内存银行
IPBus外设和内部存储器。
多通道DMA控制器, 16分时复用单
渠道,最多四个外围设备, DONE或DRACK
协议两个外围设备, 。服务多达16个内部
从每通道最多8内部FIFO的请求,生成FIFO
水印和饥饿的请求,基于优先级的
使用16个内部优先通道之间时分复用
水平或通道之间的循环时间复用,
与连接到本地总线或者灵活的信道配置
系统总线,并飞越传送支持绕过FIFO中。
多达四个独立的TDM模块与可编程字
大小( 2 , 4 ,8或16位) ,硬件基A律/ μ律转换,
高达128 Mbps的数据传输速率为所有通道,无缝连接
到E1或T1成帧器,并且可以用H - MVIP / H.110接口
设备, TSI ,和编解码器如AC -97 。
与10/100 Mbps的MII / RMII / SMII支持以太网控制器
包括全双工和半双工模式,全双工流
对照,乱序发送队列,可编程
最大帧长度,包括巨型帧和VLAN标记
和优先级,重发碰撞, CRC生成后
验证入站/出站数据包,地址识别
(包括精确匹配,广播地址,个人哈希检查,
组哈希校验和混杂模式) ,模式匹配,
插入带扩展或替代用于发送的帧,
VLAN标签插入, RMON统计,本地总线主控的DMA
描述符读取和缓存的访问,以及可选的复
与GPIO ( MII / RMII / SMII )或DSI /系统总线信号线
( MII / RMII ) 。
UART,具有全双工操作高达6.25 Mbps的。
多达32个通用输入/输出(GPIO )端口。
I
2
C接口,允许从EEPROM设备进行引导。
两个定时器模块,每个模块有16配置的16位定时器。
8个可编程的硬件信号量。
全局中断控制器( GIC)与中断巩固和
路由到INT_OUT , NMI_OUT和铁心; 32虚拟
可屏蔽中断(每核心8 )和四个NMI (每个虚拟
芯),它可以通过一个简单的写访问被生成。
可选引导外部存储器,外部主机, UART , TDM ,
还是我
2
C.
飞思卡尔半导体公司, 2004年, 2007年。保留所有权利。
目录
1
2
引脚分配。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 0.4
1.1 FC- PBGA球布局图。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 0.4
1.2信号列表通过球的位置。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 0.7
电气特性。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 0.13
2.1最大额定值。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 0.13
2.2推荐工作条件。 。 。 。 。 。 。 。 。 。 。 。 。 0.14
2.3热特性。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 0.14
2.4直流电气特性。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 0.15
2.5 AC时序。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 0.16
硬件设计考虑。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 0.39
3.1启动序列的建议。 。 。 。 。 。 。 。 。 。 0.39
3.2电源设计注意事项。 。 。 。 。 。 。 。 。 。 。 。 。 0.40
3.3连接指南。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 0.41
3.4外部SDRAM的选择。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 0.42
3.5散热考虑。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 0.43
订购信息。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 0.43
包装信息。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 0.44
产品文档。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 0.44
修订历史。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 0.45
图9.时序图复位配置写入。 。 。 。 。 。
图10.Internal刻度标记间隔为内存控制器的信号。 。 。
图11.SIU时序图。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。
图12.CLKOUT和CLKIN信号。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。
图13.DMA信号。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。
图14.Asynchronous单列和双闪灯模式读
时序图。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。
图15.Asynchronous单列和双闪灯模式写
时序图。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。
图16.Asynchronous广播写入时序图。 。 。 。 。 。
图17.DSI同步模式的信号时序图。 。 。 。 。
图18.TDM输入信号。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。
图19.TDM输出信号。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。
图20.UART输入时序。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。
图21.UART输出时序。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。
图22.Timer时机。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。
图23.MDIO时序关系到MDC 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。
图24.MII模式信号时序。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。
图26.SMII模式信号时序。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。
图27.GPIO时机。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。
图28.EE引脚时序。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。
图29.Test时钟输入时序图。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。
图30.Boundary扫描(JTAG )时序图。 。 。 。 。 。 。 。 。 。 。 。
图31.Test访问端口时序图。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。
图32.TRST时序图。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。
图33.Core电源去耦。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。
图34.V
CCSYN
绕行。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。
图35.MSC8122机械信息, 431针FC- PBGA
套餐。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。
21
22
25
26
27
29
30
30
31
32
32
33
33
34
34
35
36
37
37
38
38
39
39
40
41
44
3
4
5
6
7
图列表
图1 。
图2中。
网络连接gure 3 。
图4中。
图5中。
图6 。
图7 。
MSC8122框图。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 3
StarCore的SC140 DSP扩展内核框图。 。 3
MSC8122包,顶视图。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。五
MSC8122包,仰视图。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 6
过冲/下冲电压V
IH
和V
IL
. . . . . . . 16
启动顺序: V
DD
和V
DDH
共同提高。 。 17
启动顺序: V
DD
提出前V
DDH
与CLKIN
入门V
DDH
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17
图8.上电顺序为V
DDH
和V
DD
/V
CCSYN
. . . . . 18
MSC8122四核数字信号处理器数据手册,第14
2
飞思卡尔半导体公司
SC140
扩展核心
MQBus
BOOT
只读存储器
SC140
扩展核心
128
SC140
扩展核心
SC140
扩展核心
128
64
IP硕士
SQBus
本地总线
32定时器
M2
内存
内存
调节器
UART
4 TDMS
锁相环/时钟
PLL
IPBUS
32
JTAG
GPIO
GIC
8硬件
SEMAPHORES
ETHERNET
64
系统
接口
内部本地总线
SIU
注册
64
内部系统总线
直接
SLAVE
接口
( DSI)的
内存
调节器
MII / RMII / SMII
GPIO引脚
中断
RS-232
JTAG端口
DSI端口
32/64
系统总线
32/64
DMA
图1. MSC8122框图
节目
SEQUENCER
SC140
CORE
JTAG
动力
管理
地址
注册
网络文件
地址
ALU
EOnCE
数据ALU
注册
网络文件
数据
ALU
SC140核心
Xa
Xb
P
64
64
128
M1
内存
指令
缓存
QBUS
128
PIC
的IRQ
LIC
的IRQ
MQBus
SQBus
本地总线
QBUS
银行1
QBUS
3银行
QBC
QBUS
接口
128
128
64
注:1 。
箭头表示数据传输的方向。
2.
该QBUS接口包括总线开关,写缓冲器,取单元,并定义了一个控制单元
4 QBUS银行。此外, QBC处理内部存储器争用。
图2. StarCore的SC140 DSP扩展内核框图
MSC8122四核数字信号处理器数据手册,第14
飞思卡尔半导体公司
3
引脚分配
1
1.1
引脚分配
FC- PBGA焊球布局图
本部分包括MSC8122封装球栅阵列布局和引脚分配表的图。
对FC - PBGA封装的顶视图和底视图中显示
科幻gure 3
图4
他们的球的位置的索引号。
MSC8122四核数字信号处理器数据手册,第14
4
飞思卡尔半导体公司
引脚分配
顶视图
2
B
3
V
DD
4
GND
5
GND
6
NMI ?
OUT
7
GND
8
V
DD
9
GND
10
V
DD
11
GND
12
V
DD
13
GND
14
V
DD
15
GND
16
V
DD
17
GND
18
V
DD
19
GPIO0
20
V
DD
21
V
DD
22
GND
C
GND
V
DD
TDO
S
GPIO28 HCID1
RESET
GND
V
DD
GND
V
DD
GND
V
DD
GND
GND
GPIO30 GPIO2
GPIO1
GPIO7
GPIO3
GPIO5
GPIO6
D
TDI
EE0
EE1
GND
V
DDH
HCID2
HCID3
GND
V
DD
GND
V
DD
GND
V
DD
V
DD
GPIO31 GPIO29
V
DDH
GPIO4
V
DDH
GND
GPIO8
E
TCK
TRST
TMS
HRESET GPIO27 HCID0
GND
V
DD
GND
V
DD
GND
V
DD
GND
GND
V
DD
GND
GND
GPIO9 GPIO13 GPIO10 GPIO12
F
PO
RESET
RST
CONF
NMI
HA29
HA22
GND
V
DD
V
DD
V
DD
GND
V
DD
GND
V
DD
ETHRX_ ETHTX_
GPIO20 GPIO18 GPIO16 GPIO11 GPIO14 GPIO19
CLK
CLK
ETHCR
S
G
HA24
HA27
HA25
HA23
HA17
PWE0
V
DD
V
DD
baddr
31
BM0
ABB
V
DD
Int_
OUT
V
DD
CS1
BCTL0 GPIO15
GND
GPIO17 GPIO22
H
HA20
HA28
V
DD
HA19
TEST
PSD
CAS
PGTA
V
DD
BM1
ARTRY
AACK
DBB
HTA
V
DD
TT4
CS4
GPIO24 GPIO21
V
DD
V
DDH
A31
J
HA18
HA26
V
DD
HA13
GND
PSDA BADDR
MUX
27
baddr
30
V
DD
CLKIN
BM2
DBG
V
DD
GND
V
DD
TT3
PSDA10 BCTL1 GPIO23
GND
GPIO25
A30
K
HA15
HA21
HA16
PWE3
PWE1
POE
水库。
GND
GND
GND
GND CLKOUT
V
DD
TT2
ALE
CS2
GND
A26
A29
A28
L
HA12
HA14
HA11
V
DDH
V
DDH
BADDR BADDR
28
29
GND
GND
GND
V
DDH
GND
GND
CS3
V
DDH
A27
A25
A22
SC
M
M
HD28
HD31
V
DDH
GND
GND
GND
V
DD
V
DDH
GND
GND
V
DDH
HB
RST
V
DDH
V
DDH
GND
V
DDH
A24
A21
81
22
N
HD26
HD30
HD29
HD24
PWE2
V
DDH
HWBS
0
HBCS
GND
GND
HRDS
BG
HCS
CS0
PSDWE GPIO26
A23
A20
P
HD20
HD27
HD25
HD23
HWBS
3
HWBS
6
HWBS
7
HWBS
2
HWBS
4
HWBS
5
HWBS
HCLKIN
1
GND
GND
SYN
V
CCSYN
GND
GND
TA
BR
PSD
VAL
DP0
V
DDH
GND
A19
R
HD18
V
DDH
GND
HD22
TSZ1
TSZ3
GBL
V
DD
V
DD
V
DD
TT0
DP7
DP6
DP3
TS
DP2
A17
A18
A16
T
HD17
HD21
HD1
HD0
TSZ0
TSZ2
TBST
V
DD
D16
TT1
D21
D23
DP5
DP4
DP1
D30
GND
A15
A14
U
HD16
HD19
HD2
D2
D3
D6
D8
D9
D11
D14
D15
D17
D19
D22
D25
D26
D28
D31
V
DDH
A12
A13
V
HD3
V
DDH
GND
D0
D1
D4
D5
D7
D10
D12
D13
D18
D20
GND
D24
D27
D29
A8
A9
A10
A11
W
HD6
HD5
HD4
GND
GND
V
DDH
V
DDH
GND
HDST1 HDST0
V
DDH
GND
HD40
V
DDH
HD33
V
DDH
HD32
GND
GND
A7
A6
Y
HD7
HD15
V
DDH
HD9
V
DD
HD60
HD58
GND
V
DDH
HD51
GND
V
DDH
HD43
GND
V
DDH
GND
HD37
HD34
V
DDH
A4
A5
AA
V
DD
HD14
HD12
HD10
HD63
HD59
GND
V
DDH
HD54
HD52
V
DDH
GND
V
DDH
HD46
GND
HD42
HD38
HD35
A0
A2
A3
AB
GND
HD13
HD11
HD8
HD62
HD61
HD57
HD56
HD55
HD53
HD50
HD49
HD48
HD47
HD45
HD44
HD41
HD39
HD36
A1
V
DD
图3. MSC8122包,顶视图
MSC8122四核数字信号处理器数据手册,第14
飞思卡尔半导体公司
5
飞思卡尔半导体公司
技术参数
MSC8122
启示录13 , 10/2006
MSC8122
四核的16位数字信号处理器
的原始处理能力
这种高度集成的系统 -
导通一个芯片器件将使
开发人员创建的next-
新一代网络
提供的产品
巨大的渠道
密度,同时保持
系统的灵活性,可扩展性,
和可升级性。该
MSC8122提供三种
核心速度级别: 300 , 400 ,
和500兆赫。
什么是新的?
启示录13
包括以下内容:
MII / RMII / SMII
第2章
更新
表2-13
to
添加计时17和18的IRQ。
SC140
扩展核心
MQBus
SC140
扩展核心
128
SQBus
SC140
扩展核心
SC140
扩展核心
128
64
IP硕士
32定时器
本地总线
BOOT
只读存储器
M2
内存
内存
调节器
UART
4 TDMS
RS-232
锁相环/时钟
PLL
IPBUS
32
GPIO
GIC
8硬件
SEMAPHORES
ETHERNET
GPIO引脚
中断
JTAG端口
JTAG
64
系统
接口
内部本地总线
SIU
注册
64
DMA
直接
SLAVE
接口
( DSI)的
内存
调节器
DSI端口
32/64
系统总线
32/64
内部系统总线
图1 。
MSC8122框图
该MSC8122是一款高度集成的系统级单芯片,结合4 SC140扩展内核和一个RS - 232
串行接口,4个时分多路复用(TDM )串行接口, 32个通用定时器,一个
灵活的系统接口单元( SIU) ,以太网接口,以及多通道DMA引擎。这四个延伸
内核可以在300/400/500 MHz的提供全面的4800/6400/8000 DSP MMACS的性能。
每个核心具有四个算术逻辑单元(ALU ),内部存储器,写入缓冲器,并且两个中断控制器。
MSC8122的针对高带宽高计算的DSP应用,并为无线优化
代码转换和分组电话以及高带宽基站应用。在MSC8122提供
增强的性能,同时保持低功耗,并大大降低了系统的成本。
飞思卡尔半导体公司, 2004年, 2006年。保留所有权利。
目录
目录
Features...............................................................................................................................................................iv
产品文档......................................................................................................................................ix
第1章
信号/连接
1.1
1.2
1.3
1.4
1.5
1.6
1.7
1.8
1.9
功率信号...................................................................................................................................................1-3
时钟信号....................................................................................................................................................1-3
复位和配置Signals.......................................................................................................................1-3
直接从接口,系统总线,以太网和中断信号...................................... ......................... 1-4
内存控制器的信号............................................................................................................................1-14
GPIO, TDM ,UART和定时器Signals.........................................................................................................1-16
专用以太网Signals.............................................................................................................................1-23
EOnCE事件和JTAG测试访问端口信号.......................................... .............................................. 1-24
保留的Signals.............................................................................................................................................1-24
最大Ratings.............................................................................................................................................2-1
推荐工作Conditions...............................................................................................................2-2
热特性....................................................................................................................................2-3
直流电气Characteristics............................................................................................................................2-3
AC Timings.......................................................................................................................................................2-4
包装说明.........................................................................................................................................3-1
MSC8122包装机械制图.......................................................................................................3-20
第2章
特定网络阳离子
2.1
2.2
2.3
2.4
2.5
第3章
包装
3.1
3.2
第4章
设计注意事项
4.1
4.2
4.3
4.4
4.5
启动排序推荐...........................................................................................................4-1
电源设计Considerations...............................................................................................................4-1
连接指南...................................................................................................................................4-3
外部SDRAM Selection..............................................................................................................................4-4
热Considerations....................................................................................................................................4-5
数据表约定
横线
用于指示信号的情况下被置于低电平(例如说被激活,则
RESET
引脚有效
当低)。
“断言”
意味着一个高真(高电平有效)信号为高或低真(低电平有效)信号为低
“无效”
意味着一个高真(高电平有效)信号为低或低真(低电平有效)信号为高
示例:
信号/符号
逻辑状态
信号状态
电压
断言
V
IL
/
V
OL
拉高
V
IH
/
V
OH
断言
V
IH
/
V
OH
拉高
V
IL
/
V
OL
注意:
V
IL
,
V
OL
,
V
IH
V
OH
个别产品的规格定义。
MSC8122技术资料,启示录13
ii
飞思卡尔半导体公司
数据表约定
节目
SEQUENCER
SC140
CORE
JTAG
动力
管理
地址
注册
网络文件
地址
ALU
EOnCE
数据ALU
注册
网络文件
数据
ALU
SC140核心
Xa
Xb
P
64
64
128
M1
内存
指令
缓存
QBUS
128
PIC
的IRQ
LIC
QBUS
银行1
QBUS
3银行
QBC
QBUS
接口
的IRQ
MQBus
SQBus
本地总线
128
128
64
注:1 。
箭头表示数据传输的方向。
2.
该QBUS接口包括总线开关,写缓冲器,取指令单元,和一个
控制单元定义了四种QBUS银行。此外, QBC处理内部
内存争用。
图2中。
SC140扩展内核框图
MSC8122技术资料,启示录13
飞思卡尔半导体公司
iii
特点
特点
特征
描述
四SC140内核:
MMACS使用16个ALU ,在高达500MHz的运行速度高达8000 。
共有1436 KB的内部SRAM (每核心224 KB每个内核+ 16 KB使ICache +共享M2内存) 。
每个SC140内核提供以下功能:
最多使用内部500 MHz时钟2000 MMACS 。 MAC运算,包括乘法累加
命令和相关的数据移动和指针更新。
4个ALU每SC140内核。
16个数据寄存器,每个40位。
27个地址寄存器,每个32位。
用于小数和整数数据类型的硬件支持。
非常丰富的16位宽的正交指令集。
最多在一个时钟周期内执行的六条指令。
可变长度执行集( VLES ),其可以用于代码密度和性能进行优化。
IEEE
1149.1 JTAG端口。
增强的设备仿真( EOnCE )具有实时调试功能。
每个SC140芯嵌入扩展核心,可提供以下范围内:
224由该SC140芯具有零等待状态访问KB M1的存储器。
支持原子访问到M1内存。
16 KB指令缓存, 16路。
该释放SC140内核,从等待写操作,完成一个四入口的写缓冲器。
通过触发全局信号( GBL )时预定义的内存组来访问外部缓存的支持。
可编程中断控制器( PIC ) 。
本地中断控制器( LIC ) 。
476 KB M2存储(共享内存),工作在核心频率,从局部总线访问,
可从使用MQBus所有四个SC140内核。
4 KB引导ROM 。
一个QBUS协议多主总线连接四个SC140内核的M2记忆。
多达128位的数据总线存取读和高达64位的写入。
运行在SC140核心频率。
中央高效循环仲裁器控制的MQBus SC140内核的访问。
由四SC140内核和本地总线访问M2记忆的原子操作控制。
SC140内核
扩展核心
多核心共享
回忆
M2-残疾人专用多
核心总线( MQBus )
内部PLL
可产生高达500 MHz的核心频率和高达to166 MHz的总线时钟为60X兼容本地和系统
公交车和其他模块。
PLL值在复位的基础上配置的信号值确定。
三十二分之六十四位数据和32位地址总线的60倍。
支持多主设计。
四拍突发传输(八拍在32位宽的模式)。
的64个端口的尺寸, 32 ,16,和8由内部存储器控制器控制。
总线可以访问外部存储器的扩展或断开设备的外围设备,或者它可以使外部主机装置来
访问内部资源。
从支持下,由外部主机对内部资源,包括M1和M2记忆的直接访问。
设备上的最多四个主设备之间的仲裁。
只有外部主机的控制下作为从设备A六十四分之三十二位宽从主机接口
处理器。
21-25位地址,六十四分之三十二位数据。
直接访问由外部主机对内部和外部资源,包括M1和M2的回忆
以及系统总线上的外部设备。
同步和异步访问,与在同步模式的突发能力。
双或单频闪模式。
写和读缓存提高主机的带宽。
字节使能信号,使1 ,2,4 , 8字节的写入存取粒度。
滑动窗口模式可与地址引脚数量减少访问。
芯片ID解码能够使用一个
CS
信号的多个DSP 。
- 广播
CS
信号使并行写入到多个DSP 。
大端,小端和被改写的小端的支持。
64位DSI , 32位系统总线。
32位DSI , 64位系统总线。
32位DSI , 32位系统总线。
60x-Compatible
系统总线
直接从
接口(DSI )
3模式信号
MSC8122技术资料,启示录13
iv
飞思卡尔半导体公司
特点
特征
描述
灵活的八行内存控制器:
三个用户可编程机器( UPMS ) ,通用的片选机( GPCM ) ,和一个页面模式
SDRAM的机器。
无缝接口的SRAM ,页面模式的SDRAM ,DRAM, EPROM,闪存,以及其他用户可定义
外设。
字节使能为任何64位或32位总线宽度的模式。
八个外部存储器银行(银行0-7 ) 。两个额外的内存银行(银行9 , 11 )控制IPBus
外设和内部存储器。每个银行都有以下特点:
- 可编程掩膜的32位地址译码。
- 可变块大小( 32 KB至4 GB) 。
- 可选择的内存控制器的机器。
- 两种类型的数据错误检查/纠正:正常的奇/偶校验和读 - 修改 - 写( RMW )奇/偶
平价单访问。
- 写保护功能。
- 在每个银行的基础上控制信号的产生机选。
- 支持在系统总线上的内部或外部的主人。
- 数据缓冲器控制在每行基础上激活。
- 原子操作。
- RMW数据奇偶校验(仅在系统总线) 。
- 广泛的外部存储器控制器/总线从设备的支持。
- 奇偶校验字节选择引脚,使快速,无缝连接到RMW奇偶校验设备的连接(在系统总线上
只) 。
- 数据管道,以减少数据建立时间同步设备。
多通道DMA
调节器
16时间复用的单向信道。
服务多达四个外围设备。
支持两个外部设备做了或DRACK协议。
每个通道服务组由八个内部的FIFO中产生16个内部请求。每个FIFO产生:
- 一个水印请求,指示FIFO中包含的数据为DMA清空并写出到目的地。
饥饿请求指示FIFO可以接受更多数据。
使用16个内部优先级通道之间基于优先级的分时复用。
通道之间循环时分复用。
灵活的信道配置:
所有通道都支持所有功能。
- 所有的通道连接到系统总线或局部总线。
飞掠,其中单个数据通路从源直接送到目的地,而不转移
使用DMA FIFO 。
内存控制器
时分
复用( TDM)的
多达四个独立的TDM模块,每个模块具有以下特性:
可选的操作配置:
- 完全独立的接收和发送信道,每个具有一个数据线,一根时钟线,以及一帧
同步线。
- 用一个时钟和一个帧同步四个数据线的发射之间共享和接收线路。
连接无缝地向最T1 / E1帧调节器以及通用总线如ST-总线。
硬件A律/ μ律转换。
高达每TDM 62.5 Mbps的( 62.5 MHz的位时钟,如果使用一条数据线,如果两个数据线用于31.25兆赫,
15.63兆赫如果四个数据线被使用)。
多达256个通道。
高达16 MB每通道缓冲(粒度8个字节) ,其中A / μ律缓冲区大小为双(粒度16字节) 。
接收缓冲区共享一个全局写偏移写入相同的偏移相对其起始指针
地址。
发送缓冲区共享从相同的偏移相对读到他们开始一个全局读偏移指针
地址。
所有通道共享相同的字的大小。
两个可编程的接收和两个可编程发射阈值电平与中断产生,可
可以使用,例如,以实现双缓冲。
每个通道都可以被编程为有效或无效。
2-,4-, 8-,或16位的信道被存储在内部存储器如2-,4-, 8-,或16位的通道。
TDM信发射机同步信号( TxTSYN )可以被配置为输入或输出。
帧同步和数据信号可以被编程为进行采样或者在上升沿或下降沿
时钟。
帧同步可以编程为低电平或高电平有效。
帧同步信号和帧的开始之间的可选择的延迟(0-3位)。
MSB或LSB优先支持。
MSC8122技术资料,启示录13
飞思卡尔半导体公司
v
飞思卡尔半导体公司
数据表:
文档编号: MSC8122
启15 , 5/2008
MSC8122
FC PBGA -431
20 mm
×
20 mm
四路数字信号
处理器
四个StarCore的SC140 DSP扩展内核,每个内核有SC140
DSP内核, 224的内部SRAM字节M1内存( 1436字节
数量) ,16路16K字节指令缓存(ICache ) ,四条目
写缓存,外部缓存的支持,可编程中断
控制器( PIC) ,局部中断控制器(LIC ) ,和低功耗
等待和停止处理模式。
475 KB的M2存储关键数据和临时数据
缓冲。
4字节的引导ROM 。
M2访问的多核MQBus连接的M2记忆
所有四个内核,运行在核心频率与数据总线
高达128位的访问读取和高达64位的写操作,央
高效的循环仲裁器为核心对总线的访问,和原子
的M2存储器存取由芯和本地操作控制
总线。
配置内部PLL通过配置信号值复位。
具有64位或32位数据和32位60x的对应系统总线
地址总线,用于多主机设计的支持,四拍爆
转让(八拍的32位数据模式)的64/32/16/8口尺寸
由内部存储器控制器控制比特, 。访问到
外部存储器或外围设备,由外部主机访问
内部资源,从支持直接访问内部
资源,包括M1和M2的记忆,并在机
仲裁多达四个主设备。
直接从接口( DSI )使用64分之32位从主机接口
与21-25位寻址和六十四分之三十二位数据传输,直接
通过访问外部主机对内部和外部资源,
在连拍能力的同步或异步访问
同步模式下,双或单频闪模式下,写入和读取
缓冲区来提高主机的带宽,字节使能信号
1/2/ 4/8字节写粒度,滑动窗口模式进行访问
使用的地址引脚的数量减少,芯片ID进行解码,以
允许一个CS信号,以控制多个DSP ,广播模式,以
写入多个DSP和大端/小端/被改写
支持。
三模信号复用: 64位DSI和32位系统
总线, 32位的DSI和64位的系统总线,或32位的DSI和32位
系统总线。
三UPMS ,一个GPCM ,一个灵活的存储控制器
页面模式的SDRAM机,无缝连接到各种
回忆和设备,字节使能为64位或32位总线宽度,
8内存银行外部存储器,并且2内存银行
IPBus外设和内部存储器。
多通道DMA控制器, 16分时复用单
渠道,最多四个外围设备, DONE或DRACK
协议两个外围设备, 。服务多达16个内部
从每通道最多8内部FIFO的请求,生成FIFO
水印和饥饿的请求,基于优先级的
使用16个内部优先通道之间时分复用
水平或通道之间的循环时间复用,
与连接到本地总线或者灵活的信道配置
系统总线,并飞越传送支持绕过FIFO中。
多达四个独立的TDM模块与可编程字
大小( 2 , 4 ,8或16位) ,硬件基A律/ μ律转换,
高达128 Mbps的数据传输速率为所有通道,无缝连接
到E1或T1成帧器,并且可以用H - MVIP / H.110接口
设备, TSI ,和编解码器如AC -97 。
与10/100 Mbps的MII / RMII / SMII支持以太网控制器
包括全双工和半双工模式,全双工流
对照,乱序发送队列,可编程
最大帧长度,包括巨型帧和VLAN标记
和优先级,重发碰撞, CRC生成后
验证入站/出站数据包,地址识别
(包括精确匹配,广播地址,个人哈希检查,
组哈希校验和混杂模式) ,模式匹配,
插入带扩展或替代用于发送的帧,
VLAN标签插入, RMON统计,本地总线主控的DMA
描述符读取和缓存的访问,以及可选的复
与GPIO ( MII / RMII / SMII )或DSI /系统总线信号线
( MII / RMII ) 。
UART,具有全双工操作高达6.25 Mbps的。
多达32个通用输入/输出(GPIO )端口。
I
2
C接口,允许从EEPROM设备进行引导。
两个定时器模块,每个模块有16配置的16位定时器。
8个可编程的硬件信号量。
全局中断控制器( GIC)与中断巩固和
路由到INT_OUT , NMI_OUT和铁心; 32虚拟
可屏蔽中断(每核心8 )和四个NMI (每个虚拟
芯),它可以通过一个简单的写访问被生成。
可选引导外部存储器,外部主机, UART , TDM ,
还是我
2
C.
飞思卡尔半导体公司, 2004年, 2008年。保留所有权利。
目录
1
2
引脚分配。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 0.4
1.1 FC- PBGA球布局图。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 0.4
1.2信号列表通过球的位置。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 0.7
电气特性。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 0.13
2.1最大额定值。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 0.13
2.2推荐工作条件。 。 。 。 。 。 。 。 。 。 。 。 。 0.14
2.3热特性。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 0.14
2.4直流电气特性。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 0.15
2.5 AC时序。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 0.16
硬件设计考虑。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 0.39
3.1启动序列的建议。 。 。 。 。 。 。 。 。 。 0.39
3.2电源设计注意事项。 。 。 。 。 。 。 。 。 。 。 。 。 0.40
3.3连接指南。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 0.41
3.4外部SDRAM的选择。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 0.42
3.5散热考虑。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 0.43
订购信息。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 0.43
包装信息。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 0.44
产品文档。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 0.44
修订历史。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 0.45
图9.时序图复位配置写入。 。 。 。 。 。
图10.Internal刻度标记间隔为内存控制器的信号。 。 。
图11.SIU时序图。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。
图12.CLKOUT和CLKIN信号。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。
图13.DMA信号。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。
图14.Asynchronous单列和双闪灯模式读
时序图。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。
图15.Asynchronous单列和双闪灯模式写
时序图。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。
图16.Asynchronous广播写入时序图。 。 。 。 。 。
图17.DSI同步模式的信号时序图。 。 。 。 。
图18.TDM输入信号。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。
图19.TDM输出信号。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。
图20.UART输入时序。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。
图21.UART输出时序。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。
图22.Timer时机。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。
图23.MDIO时序关系到MDC 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。
图24.MII模式信号时序。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。
图26.SMII模式信号时序。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。
图27.GPIO时机。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。
图28.EE引脚时序。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。
图29.Test时钟输入时序图。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。
图30.Boundary扫描(JTAG )时序图。 。 。 。 。 。 。 。 。 。 。 。
图31.Test访问端口时序图。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。
图32.TRST时序图。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。
图33.Core电源去耦。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。
图34.V
CCSYN
绕行。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。
图35.MSC8122机械信息, 431针FC- PBGA
套餐。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。
21
22
25
26
27
29
30
30
31
32
32
33
33
34
34
35
36
37
37
38
38
39
39
40
41
44
3
4
5
6
7
图列表
图1 。
图2中。
网络连接gure 3 。
图4中。
图5中。
图6 。
图7 。
MSC8122框图。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 3
StarCore的SC140 DSP扩展内核框图。 。 3
MSC8122包,顶视图。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。五
MSC8122包,仰视图。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 6
过冲/下冲电压V
IH
和V
IL
. . . . . . . 16
启动顺序: V
DD
和V
DDH
共同提高。 。 17
启动顺序: V
DD
提出前V
DDH
与CLKIN
入门V
DDH
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17
图8.上电顺序为V
DDH
和V
DD
/V
CCSYN
. . . . . 18
MSC8122四核数字信号处理器数据手册,第15
2
飞思卡尔半导体公司
SC140
扩展核心
MQBus
BOOT
只读存储器
SC140
扩展核心
128
SC140
扩展核心
SC140
扩展核心
128
64
IP硕士
SQBus
本地总线
32定时器
M2
内存
内存
调节器
UART
4 TDMS
锁相环/时钟
PLL
IPBUS
32
JTAG
GPIO
GIC
8硬件
SEMAPHORES
ETHERNET
64
系统
接口
内部本地总线
SIU
注册
64
内部系统总线
直接
SLAVE
接口
( DSI)的
内存
调节器
MII / RMII / SMII
GPIO引脚
中断
RS-232
JTAG端口
DSI端口
32/64
系统总线
32/64
DMA
图1. MSC8122框图
节目
SEQUENCER
SC140
CORE
JTAG
动力
管理
地址
注册
网络文件
地址
ALU
EOnCE
数据ALU
注册
网络文件
数据
ALU
SC140核心
Xa
Xb
P
64
64
128
M1
内存
指令
缓存
QBUS
128
PIC
的IRQ
LIC
的IRQ
MQBus
SQBus
本地总线
QBUS
银行1
QBUS
3银行
QBC
QBUS
接口
128
128
64
注:1 。
箭头表示数据传输的方向。
2.
该QBUS接口包括总线开关,写缓冲器,取单元,并定义了一个控制单元
4 QBUS银行。此外, QBC处理内部存储器争用。
图2. StarCore的SC140 DSP扩展内核框图
MSC8122四核数字信号处理器数据手册,第15
飞思卡尔半导体公司
3
引脚分配
1
1.1
引脚分配
FC- PBGA焊球布局图
本部分包括MSC8122封装球栅阵列布局和引脚分配表的图。
对FC - PBGA封装的顶视图和底视图中显示
科幻gure 3
图4
他们的球的位置的索引号。
MSC8122四核数字信号处理器数据手册,第15
4
飞思卡尔半导体公司
引脚分配
顶视图
2
B
3
V
DD
4
GND
5
GND
6
NMI ?
OUT
7
GND
8
V
DD
9
GND
10
V
DD
11
GND
12
V
DD
13
GND
14
V
DD
15
GND
16
V
DD
17
GND
18
V
DD
19
GPIO0
20
V
DD
21
V
DD
22
GND
C
GND
V
DD
TDO
S
GPIO28 HCID1
RESET
GND
V
DD
GND
V
DD
GND
V
DD
GND
GND
GPIO30 GPIO2
GPIO1
GPIO7
GPIO3
GPIO5
GPIO6
D
TDI
EE0
EE1
GND
V
DDH
HCID2
HCID3
GND
V
DD
GND
V
DD
GND
V
DD
V
DD
GPIO31 GPIO29
V
DDH
GPIO4
V
DDH
GND
GPIO8
E
TCK
TRST
TMS
HRESET GPIO27 HCID0
GND
V
DD
GND
V
DD
GND
V
DD
GND
GND
V
DD
GND
GND
GPIO9 GPIO13 GPIO10 GPIO12
F
PO
RESET
RST
CONF
NMI
HA29
HA22
GND
V
DD
V
DD
V
DD
GND
V
DD
GND
V
DD
ETHRX_ ETHTX_
GPIO20 GPIO18 GPIO16 GPIO11 GPIO14 GPIO19
CLK
CLK
ETHCR
S
G
HA24
HA27
HA25
HA23
HA17
PWE0
V
DD
V
DD
baddr
31
BM0
ABB
V
DD
Int_
OUT
V
DD
CS1
BCTL0 GPIO15
GND
GPIO17 GPIO22
H
HA20
HA28
V
DD
HA19
TEST
PSD
CAS
PGTA
V
DD
BM1
ARTRY
AACK
DBB
HTA
V
DD
TT4
CS4
GPIO24 GPIO21
V
DD
V
DDH
A31
J
HA18
HA26
V
DD
HA13
GND
PSDA BADDR
MUX
27
baddr
30
V
DD
CLKIN
BM2
DBG
V
DD
GND
V
DD
TT3
PSDA10 BCTL1 GPIO23
GND
GPIO25
A30
K
HA15
HA21
HA16
PWE3
PWE1
POE
水库。
GND
GND
GND
GND CLKOUT
V
DD
TT2
ALE
CS2
GND
A26
A29
A28
L
HA12
HA14
HA11
V
DDH
V
DDH
BADDR BADDR
28
29
GND
GND
GND
V
DDH
GND
GND
CS3
V
DDH
A27
A25
A22
SC
M
M
HD28
HD31
V
DDH
GND
GND
GND
V
DD
V
DDH
GND
GND
V
DDH
HB
RST
V
DDH
V
DDH
GND
V
DDH
A24
A21
81
22
N
HD26
HD30
HD29
HD24
PWE2
V
DDH
HWBS
0
HBCS
GND
GND
HRDS
BG
HCS
CS0
PSDWE GPIO26
A23
A20
P
HD20
HD27
HD25
HD23
HWBS
3
HWBS
6
HWBS
7
HWBS
2
HWBS
4
HWBS
5
HWBS
HCLKIN
1
GND
GND
SYN
V
CCSYN
GND
GND
TA
BR
PSD
VAL
DP0
V
DDH
GND
A19
R
HD18
V
DDH
GND
HD22
TSZ1
TSZ3
GBL
V
DD
V
DD
V
DD
TT0
DP7
DP6
DP3
TS
DP2
A17
A18
A16
T
HD17
HD21
HD1
HD0
TSZ0
TSZ2
TBST
V
DD
D16
TT1
D21
D23
DP5
DP4
DP1
D30
GND
A15
A14
U
HD16
HD19
HD2
D2
D3
D6
D8
D9
D11
D14
D15
D17
D19
D22
D25
D26
D28
D31
V
DDH
A12
A13
V
HD3
V
DDH
GND
D0
D1
D4
D5
D7
D10
D12
D13
D18
D20
GND
D24
D27
D29
A8
A9
A10
A11
W
HD6
HD5
HD4
GND
GND
V
DDH
V
DDH
GND
HDST1 HDST0
V
DDH
GND
HD40
V
DDH
HD33
V
DDH
HD32
GND
GND
A7
A6
Y
HD7
HD15
V
DDH
HD9
V
DD
HD60
HD58
GND
V
DDH
HD51
GND
V
DDH
HD43
GND
V
DDH
GND
HD37
HD34
V
DDH
A4
A5
AA
V
DD
HD14
HD12
HD10
HD63
HD59
GND
V
DDH
HD54
HD52
V
DDH
GND
V
DDH
HD46
GND
HD42
HD38
HD35
A0
A2
A3
AB
GND
HD13
HD11
HD8
HD62
HD61
HD57
HD56
HD55
HD53
HD50
HD49
HD48
HD47
HD45
HD44
HD41
HD39
HD36
A1
V
DD
图3. MSC8122包,顶视图
MSC8122四核数字信号处理器数据手册,第15
飞思卡尔半导体公司
5
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