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飞思卡尔半导体公司
数据表
文档编号: MSC8113
第0版, 5/2008
MSC8113
FC-PBGA–431
20 mm
×
20 mm
三核数字信号
处理器
三的StarCore SC140 DSP扩展内核,每个内核有
SC140 DSP核心, 224的内部SRAM M1内存字节
( 1436字节计) , 16路16K字节的指令缓存(ICache )
四进入写缓冲区,外部缓存的支持,可编程
中断控制器(PIC ),局部中断控制器(LIC ) ,并
低功耗的等待和停止处理模式。
475 KB的M2存储关键数据和临时数据
缓冲。
4字节的引导ROM 。
M2访问的多核MQBus连接的M2记忆
与所有三个核心,运行在核心频率与数据总线
高达128位的访问读取和高达64位的写操作,央
高效的循环仲裁器为核心对总线的访问,和原子
的M2存储器存取由芯和本地操作控制
总线。
配置内部PLL通过配置信号值复位。
具有64位或32位数据和32位60x的对应系统总线
地址总线,用于多主机设计的支持,四拍爆
转让(八拍的32位数据模式)的64/32/16/8口尺寸
由内部存储器控制器控制比特, 。访问到
外部存储器或外围设备,由外部主机访问
内部资源,从支持直接访问内部
资源,包括M1和M2的记忆,并在机
仲裁多达四个主设备。
直接从接口( DSI )使用64分之32位从主机接口
与21-25位寻址和六十四分之三十二位数据传输,直接
通过访问外部主机对内部和外部资源,
在连拍能力的同步或异步访问
同步模式下,双或单频闪模式下,写入和读取
缓冲区来提高主机的带宽,字节使能信号
1/2/ 4/8字节写粒度,滑动窗口模式进行访问
使用的地址引脚的数量减少,芯片ID进行解码,以
允许一个CS信号,以控制多个DSP ,广播模式,以
写入多个DSP和大端/小端/被改写
支持。
三模信号复用: 64位DSI和32位系统
总线, 32位的DSI和64位的系统总线,或32位的DSI和32位
系统总线和以太网接口( MII / RMII ) 。
三UPMS ,一个GPCM ,一个灵活的存储控制器
页面模式的SDRAM机,无缝连接到各种
回忆和设备,字节使能为64位或32位总线宽度,
8内存银行外部存储器,并且2内存银行
IPBus外设和内部存储器。
多通道DMA控制器, 16分时复用单
渠道,最多四个外围设备, DONE或DRACK
协议两个外围设备, 。服务多达16个内部
从每通道最多8内部FIFO的请求,生成FIFO
水印和饥饿的请求,基于优先级的
使用16个内部优先通道之间时分复用
水平或通道之间的循环时间复用,
与连接到本地总线或者灵活的信道配置
系统总线,并飞越传送支持绕过FIFO中。
多达四个独立的TDM模块与可编程字
大小( 2 , 4 ,8或16位) ,硬件基A律/ μ律转换,
高达128 Mbps的数据传输速率为所有通道,无缝连接
到E1或T1成帧器,并且可以用H - MVIP / H.110接口
设备, TSI ,和编解码器如AC -97 。
与10/100 Mbps的MII / RMII / SMII支持以太网控制器
包括全双工和半双工模式,全双工流
对照,乱序发送队列,可编程
最大帧长度,包括巨型帧和VLAN标记
和优先级,重发碰撞, CRC生成后
验证入站/出站数据包,地址识别
(包括精确匹配,广播地址,个人哈希检查,
组哈希校验和混杂模式) ,模式匹配,
插入带扩展或替代用于发送的帧,
VLAN标签插入, RMON统计,本地总线主控的DMA
描述符读取和缓存的访问,以及可选的复
与GPIO ( MII / RMII / SMII )或DSI /系统总线信号线
( MII / RMII ) 。
UART,具有全双工操作高达6.25 Mbps的。
多达32个通用输入/输出(GPIO )端口。
I
2
C接口,允许从EEPROM设备进行引导。
两个定时器模块,每个模块有16配置的16位定时器。
8个可编程的硬件信号量。
全局中断控制器( GIC)与中断巩固和
路由到INT_OUT , NMI_OUT和铁心; 24
虚拟可屏蔽中断(每核心8)和三个虚拟NMI ( 1
每芯),其可以通过简单的写访问被生成。
可选引导外部存储器,外部主机, UART , TDM ,
还是我
2
C.
飞思卡尔半导体公司2008年版权所有。
目录
1
2
引脚分配。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 0.4
1.1 FC- PBGA球布局图。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 0.4
1.2信号列表通过球的位置。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 0.7
电气特性。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 0.13
2.1最大额定值。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 0.13
2.2推荐工作条件。 。 。 。 。 。 。 。 。 。 。 。 。 0.14
2.3热特性。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 0.14
2.4直流电气特性。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 0.14
2.5 AC时序。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 0.16
硬件设计考虑。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 0.38
3.1启动序列的建议。 。 。 。 。 。 。 。 。 。 0.38
3.2电源设计注意事项。 。 。 。 。 。 。 。 。 。 。 。 。 0.38
3.3连接指南。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 0.39
3.4外部SDRAM的选择。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 0.40
3.5散热考虑。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 0.41
订购信息。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 0.41
包装信息。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 0.42
产品文档。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 0.42
修订历史。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 0.43
图9.内部刻度标记间隔为内存控制器的信号。 。 。
图10.SIU时序图。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。
图11.CLKOUT和CLKIN信号。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。
图12.DMA信号。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。
图13.Asynchronous单列和双闪灯模式读
时序图。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。
图14.Asynchronous单列和双闪灯模式写
时序图。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。
图15.Asynchronous广播写入时序图。 。 。 。 。 。
图16.DSI同步模式的信号时序图。 。 。 。 。
图17.TDM输入信号。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。
图18.TDM输出信号。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。
图19.UART输入时序。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。
图20.UART输出时序。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。
图21.Timer时机。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。
图22.MDIO时序关系到MDC 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。
图23.MII模式信号时序。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。
图24.RMII模式信号时序。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。
图25.SMII模式信号时序。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。
图26.GPIO时机。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。
图27.EE引脚时序。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。
图28.Test时钟输入时序图。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。
图29.Boundary扫描(JTAG )时序图。 。 。 。 。 。 。 。 。 。 。 。
图30.Test访问端口时序图。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。
图31.TRST时序图。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。
图32.Core电源去耦。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。
图33.V
CCSYN
绕行。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。
图34.MSC8113机械信息, 431针FC- PBGA
套餐。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。
21
24
25
26
27
28
28
30
31
31
32
32
33
33
34
34
35
35
36
37
37
37
37
38
39
42
3
4
5
6
7
图列表
图1 。
图2中。
网络连接gure 3 。
图4中。
图5中。
图6 。
图7 。
MSC8113框图。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 3
StarCore公司
SC140 DSP扩展内核框图。 3
MSC8113包,顶视图。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。五
MSC8113包,仰视图。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 6
过冲/下冲电压V
IH
和V
IL
. . . . . . . 15
启动顺序: V
DD
和V
DDH
共同提高。 。 16
启动顺序: V
DD
提出前V
DDH
与CLKIN
入门V
DDH
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17
图8.时序图复位配置写入。 。 。 。 。 20
MSC8113三核数字信号处理器数据手册0
2
飞思卡尔半导体公司
SC140
扩展核心
MQBus
BOOT
只读存储器
128
SC140
扩展核心
SC140
扩展核心
128
64
IP硕士
SQBus
本地总线
32定时器
M2
内存
内存
调节器
UART
4 TDMS
锁相环/时钟
PLL
IPBUS
32
JTAG
GPIO
GIC
8硬件
SEMAPHORES
ETHERNET
64
系统
接口
内部本地总线
SIU
注册
64
内部系统总线
直接
SLAVE
接口
( DSI)的
内存
调节器
MII / RMII / SMII
GPIO引脚
中断
RS-232
JTAG端口
DSI端口
32/64
系统总线
32/64
DMA
图1. MSC8113框图
节目
SEQUENCER
SC140
CORE
JTAG
动力
管理
地址
注册
网络文件
地址
ALU
EOnCE
数据ALU
注册
网络文件
数据
ALU
SC140核心
Xa
Xb
P
64
64
128
M1
内存
指令
缓存
QBUS
128
PIC
的IRQ
LIC
的IRQ
MQBus
SQBus
本地总线
QBUS
银行1
QBUS
3银行
QBC
QBUS
接口
128
128
64
注:1 。
箭头表示数据传输的方向。
2.
该QBUS接口包括总线开关,写缓冲器,取单元,并定义了一个控制单元
4 QBUS银行。此外, QBC处理内部存储器争用。
图2. StarCore公司
SC140 DSP扩展内核框图
MSC8113三核数字信号处理器数据手册0
飞思卡尔半导体公司
3
引脚分配
1
1.1
引脚分配
FC- PBGA焊球布局图
本部分包括MSC8113封装球栅阵列布局和引脚分配表的图。
对FC - PBGA封装的顶视图和底视图中显示
科幻gure 3
图4
他们的球的位置的索引号。
MSC8113三核数字信号处理器数据手册0
4
飞思卡尔半导体公司
引脚分配
顶视图
2
B
3
V
DD
4
GND
5
GND
6
NMI ?
OUT
7
GND
8
V
DD
9
GND
10
V
DD
11
GND
12
V
DD
13
GND
14
V
DD
15
GND
16
V
DD
17
GND
18
V
DD
19
GPIO0
20
V
DD
21
V
DD
22
GND
C
GND
V
DD
TDO
S
GPIO28 HCID1
RESET
GND
V
DD
GND
V
DD
GND
V
DD
GND
GND
GPIO30 GPIO2
GPIO1
GPIO7
GPIO3
GPIO5
GPIO6
D
TDI
EE0
EE1
GND
V
DDH
HCID2
HCID3
GND
V
DD
GND
V
DD
GND
V
DD
V
DD
GPIO31 GPIO29
V
DDH
GPIO4
V
DDH
GND
GPIO8
E
TCK
TRST
TMS
HRESET GPIO27 HCID0
GND
V
DD
GND
V
DD
GND
V
DD
GND
GND
V
DD
GND
GND
GPIO9 GPIO13 GPIO10 GPIO12
F
PO
RESET
RST
CONF
NMI
HA29
HA22
GND
V
DD
V
DD
V
DD
GND
V
DD
GND
V
DD
ETHRX_ ETHTX_
GPIO20 GPIO18 GPIO16 GPIO11 GPIO14 GPIO19
CLK
CLK
ETHCR
S
G
HA24
HA27
HA25
HA23
HA17
PWE0
V
DD
V
DD
baddr
31
BM0
ABB
V
DD
Int_
OUT
V
DD
CS1
BCTL0 GPIO15
GND
GPIO17 GPIO22
H
HA20
HA28
V
DD
HA19
TEST
PSD
CAS
PGTA
V
DD
BM1
ARTRY
AACK
DBB
HTA
V
DD
TT4
CS4
GPIO24 GPIO21
V
DD
V
DDH
A31
J
HA18
HA26
V
DD
HA13
GND
PSDA BADDR
MUX
27
baddr
30
V
DD
CLKIN
BM2
DBG
V
DD
GND
V
DD
TT3
PSDA10 BCTL1 GPIO23
GND
GPIO25
A30
K
HA15
HA21
HA16
PWE3
PWE1
POE
水库。
GND
GND
GND
GND CLKOUT
V
DD
TT2
ALE
CS2
GND
A26
A29
A28
L
HA12
HA14
HA11
V
DDH
V
DDH
BADDR BADDR
28
29
GND
GND
GND
V
DDH
GND
GND
CS3
V
DDH
A27
A25
A22
SC
M
M
HD28
HD31
V
DDH
GND
GND
GND
V
DD
V
DDH
GND
GND
V
DDH
HB
RST
V
DDH
V
DDH
GND
V
DDH
A24
A21
13
81
N
HD26
HD30
HD29
HD24
PWE2
V
DDH
HWBS
0
HBCS
GND
GND
HRDS
BG
HCS
CS0
PSDWE GPIO26
A23
A20
P
HD20
HD27
HD25
HD23
HWBS
3
HWBS
6
HWBS
7
HWBS
2
HWBS
4
HWBS
5
HWBS
HCLKIN
1
GND
GND
SYN
V
CCSYN
GND
GND
TA
BR
PSD
VAL
DP0
V
DDH
GND
A19
R
HD18
V
DDH
GND
HD22
TSZ1
TSZ3
GBL
V
DD
V
DD
V
DD
TT0
DP7
DP6
DP3
TS
DP2
A17
A18
A16
T
HD17
HD21
HD1
HD0
TSZ0
TSZ2
TBST
V
DD
D16
TT1
D21
D23
DP5
DP4
DP1
D30
GND
A15
A14
U
HD16
HD19
HD2
D2
D3
D6
D8
D9
D11
D14
D15
D17
D19
D22
D25
D26
D28
D31
V
DDH
A12
A13
V
HD3
V
DDH
GND
D0
D1
D4
D5
D7
D10
D12
D13
D18
D20
GND
D24
D27
D29
A8
A9
A10
A11
W
HD6
HD5
HD4
GND
GND
V
DDH
V
DDH
GND
HDST1 HDST0
V
DDH
GND
HD40
V
DDH
HD33
V
DDH
HD32
GND
GND
A7
A6
Y
HD7
HD15
V
DDH
HD9
V
DD
HD60
HD58
GND
V
DDH
HD51
GND
V
DDH
HD43
GND
V
DDH
GND
HD37
HD34
V
DDH
A4
A5
AA
V
DD
HD14
HD12
HD10
HD63
HD59
GND
V
DDH
HD54
HD52
V
DDH
GND
V
DDH
HD46
GND
HD42
HD38
HD35
A0
A2
A3
AB
GND
HD13
HD11
HD8
HD62
HD61
HD57
HD56
HD55
HD53
HD50
HD49
HD48
HD47
HD45
HD44
HD41
HD39
HD36
A1
V
DD
图3. MSC8113包,顶视图
MSC8113三核数字信号处理器数据手册0
飞思卡尔半导体公司
5
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