飞思卡尔半导体公司

技术参数

MSC8102

启12 ， 4/2005

MSC8102

四核的16位数字信号处理器

的原始处理能力

这种高度集成的系统 -

上的单芯片器件使

开发人员创建的next-

新一代网络

提供的产品

巨大的渠道

密度，同时保持

系统的灵活性，可扩展性，

和可升级性。该

MSC8102提供两种

核心速度级别： 250

275兆赫。

SC140

扩展核心

MQBus

SC140

扩展核心

128

SQBus

SC140

扩展核心

SC140

扩展核心

BOOT

只读存储器

128

64

IP硕士

本地总线

M2

内存

32定时器

内存

控制器*

UART

4 TDMS

IPBUS

GPIO

GIC

32

8硬件

SEMAPHORES

直接

SLAVE

接口

（ DSI）的

内存

控制器*

DSI端口

32/64

60x-compatible

系统总线

32/64

GPIO引脚

中断

RS-232

锁相环/时钟

PLL

JTAG端口

JTAG

什么是新的？

启12包括以下

变化：

新

第2.5.2节

增加开始 -

顺序定时。

64

系统

接口

DMA

内部本地总线

桥

SIU

注册

64

内部系统总线

*有控制接入到本地总线和系统总线的单一存储器控制器。

图1 。

MSC8102框图

该MSC8102是一个高度集成的系统级芯片，结合4的StarCore SC140扩展内核与

一个RS-232串行接口，4个时分多路复用（TDM ）串行接口， 32个通用

定时器，一个灵活的系统接口单元（ SIU） ，以及一个多通道DMA引擎。这四个扩展内核可以

在275兆赫提供共4400 MMACS的DSP性能。每个核心有四个算术逻辑单元（ALU ） ，

内部存储器，写入缓冲器，并且两个中断控制器。在MSC8102目标高带宽高

计算的DSP应用，并针对无线转码和分组电话优化以及高

带宽基站应用。在MSC8102提供了增强的性能，同时保持低功耗

耗散，并大大降低了系统的成本。

飞思卡尔半导体公司， 2002年， 2005年。保留所有权利。

目录

Features...............................................................................................................................................................四

产品文档......................................................................................................................................ix

第1章

信号/连接

1.1

1.2

1.3

1.4

1.5

1.6

1.7

1.8

功率信号...................................................................................................................................................1-3

时钟信号....................................................................................................................................................1-3

复位和配置Signals.......................................................................................................................1-3

直接从接口，系统总线和中断信号........................................ ....................................... 1-4

内存控制器的信号............................................................................................................................1-10

GPIO， TDM ，UART和定时器Signals.........................................................................................................1-12

EOnCE事件和JTAG测试访问端口信号.......................................... .............................................. 1-18

保留的Signals.............................................................................................................................................1-19

最大Ratings.............................................................................................................................................2-1

推荐工作Conditions...............................................................................................................2-2

热特性....................................................................................................................................2-2

直流电气Characteristics............................................................................................................................2-3

AC Timings.......................................................................................................................................................2-4

FC- CBGA （ HCTE ）包装说明.........................................................................................................3-1

FC- CBGA （ HCTE ）包装机械制图......................................... ............................................... 3-19

电源设计和布局Considerations............................................................................................4-1

连接指南...................................................................................................................................4-3

与DLL关.......................................为单主模式推荐时钟连接............. 4-4

电源注意事项.......................................................................................................................................4-5

热设计Considerations........................................................................................................................4-6

第2章

特定网络阳离子

2.1

2.2

2.3

2.4

2.5

第3章

包装

3.1

3.2

第4章

设计注意事项

4.1

4.2

4.3

4.4

4.5

数据表约定

横线

用于指示信号的情况下被置于低电平（例如说被激活，则

RESET

引脚有效

当低）。

“断言”

意味着一个高真（高电平有效）信号为高或低真（低电平有效）信号为低

“无效”

意味着一个高真（高电平有效）信号为低或低真（低电平有效）信号为高

示例：

信号/符号

逻辑状态

信号状态

电压

针

真

断言

V

IL

/

V

OL

针

假

拉高

V

IH

/

V

OH

针

真

断言

V

IH

/

V

OH

针

假

拉高

V

IL

/

V

OL

注意：

值

V

IL

,

V

OL

,

V

IH

和

V

OH

个别产品的规格定义。

MSC8102 ，启示录12

ii

飞思卡尔半导体公司

节目

SEQUENCER

SC140

CORE

JTAG

地址

注册

网络文件

地址

ALU

EOnCE

数据ALU

注册

网络文件

数据

ALU

动力

管理

SC140核心

Xa

Xb

P

64

64

128

M1

内存

指令

缓存

QBUS

128

PIC

的IRQ

LIC

QBUS

银行1

QBUS

3银行

QBC

QBUS

接口

的IRQ

MQBus

SQBus

本地总线

128

128

64

注：1 。

箭头表示数据传输的方向。

2.

该QBUS接口包括总线开关，写缓冲器，取指令单元，和一个

控制单元定义了四种QBUS银行。此外， QBC处理内部

内存争用。

图2中。

SC140扩展内核框图

MSC8102 ，启示录12

飞思卡尔半导体公司

iii

特点

本节中的表格列出了MSC8102器件的特性。

表1中。

SC140扩展内核和核心记忆

特征

描述

四SC140内核：

MMACS使用16个ALU ，在高达275 MHz的运行速度高达4400 。

共有1436 KB的内部SRAM （ 224 KB每核心）的。

每个SC140内核提供以下功能：

使用在1.6 V的MAC操作的内部275 MHz时钟高达1100 MMACS包括乘法

积累与命令相关的数据移动和指针更新。

4个ALU每SC140内核。

16个数据寄存器，每个40位。

27个地址寄存器，每个32位。

用于小数和整数数据类型的硬件支持。

非常丰富的16位宽的正交指令集。

最多在一个时钟周期内执行的六条指令。

可变长度执行集（ VLES ），其可以用于代码密度和性能进行优化。

IEEE 1149.1 JTAG端口。

增强的设备仿真（ EOnCE ）具有实时调试功能。

每个SC140芯嵌入扩展核心，可提供以下范围内：

224由该SC140芯具有零等待状态访问KB M1的存储器。

支持原子访问到M1内存。

16 KB指令缓存， 16路。

该释放SC140内核，从等待写操作，完成一个四入口的写缓冲器。

通过触发全局信号（ GBL ）时预定义的内存组来访问外部缓存的支持。

程序中断控制器（ PIC ） 。

本地中断控制器（ LIC ） 。

M2内存（共享内存） ：

SC140核心

扩展核心

多核心共享

回忆

M2-Accessible

多核巴士

（ MQBus ）

一个476 KB的内存的核心频率工作。

从本地总线进行访问

使用该MQBus四个SC140内核进入。

4 KB引导ROM 。

一个QBUS协议多主总线连接四个SC140内核的M2记忆。

多达128位的数据总线存取读和高达64位的写入。

运行在SC140核心频率。

中央高效循环仲裁器控制的MQBus SC140内核的访问。

由四SC140内核和本地总线访问M2记忆的原子操作控制。

表2中。

锁相回路（ PLL ）

特征

内部PLL

描述

可产生高达275 MHz的核心频率和高达91.67 MHz的总线时钟为60X兼容本地和

系统总线等模块。

PLL值在复位的基础上配置的信号值确定。

表3中。

公交车和内存控制器

特征

双总线

架构

描述

可以被配置为一个32位的数据的系统总线和一个64位的数据直接从接口（DSI） ，或64位数据

系统总线和32位数据的DSI 。

MSC8102 ，启示录12

iv

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表3中。

公交车和内存控制器（续）

特征

描述

三十二分之六十四位数据和32位地址总线的60倍。

支持多主设计。

四拍突发传输（八拍在32位宽的模式）。

的64个端口的尺寸， 32 ，16，和8由内部存储器控制器控制。

总线可以访问外部存储器的扩展或断开设备的外围设备，或者它可以使外部主机

设备访问内部资源。

从支持下，由外部主机对内部资源，包括M1和M2记忆的直接访问。

设备上的最多四个主设备之间的仲裁。

规定，只有的控制下作为从设备六十四分之三十二位宽从主机接口

外部主处理器。

21位地址，六十四分之三十二位数据。

到设备上的资源，包括M1和M2的内存进行直接访问外部主机。

同步和异步访问，与在同步模式的突发能力。

双或单频闪模式。

写入和读取缓冲区可提高主机的带宽。

字节使能信号，使1 ，2，4 ， 8字节的写入存取粒度。

滑动窗口模式可与地址引脚数量减少访问。

芯片ID解码能够使用一个

CS

信号的多个DSP 。

- 广播

CS

信号使并行写入到多个DSP 。

大端，小端和被改写的小端的支持。

灵活的八行内存控制器：

三个用户可编程机（ UPMS ） ，通用片选机（ GPCM ）和页级

模式SDRAM机

无缝接口的SRAM ， 100 MHz的页模式的SDRAM ，DRAM， EPROM ，闪存，以及其他

用户定义的外设。

字节使能为任何64位或32位总线宽度的模式。

八个外部存储器银行（银行0-7 ） 。两个额外的内存银行（银行9 ， 11 ）控制IPBus

外设和内部存储器。每个银行都有以下特点：

60x-Compatible

系统总线

直接从

接口（DSI ）

内存

调节器

32位地址的解码与可编程掩模。

可变块大小（ 32 KB至4 GB） 。

可选的内存控制器的机器。

两种类型的数据错误检查/纠正：正常的奇/偶校验和读取 - 修改 - 写入

（ RMW ）奇/偶校验单的访问。

写保护功能。

控制信号生成装置选择在每行的基础。

支持的60X兼容的系统总线上的内部或外部的主人。

数据缓冲器控制在每行基础上激活。

原子操作。

RMW数据奇偶校验（仅60倍的兼容系统总线） 。

丰富的外部存储控制器/总线从设备的支持。

奇偶校验字节选择引脚，从而能够RMW -校验设备快速，胶水较少的连接（上

只有60X兼容系统总线） 。

数据管道，以减少数据建立时间同步设备。

MSC8102 ，启示录12

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