目录
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引脚分配。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 0.4
1.1 MAP- BGA焊球布局图。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 0.4
1.2信号列表通过球的位置。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 0.6
电气特性。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 0.17
2.1最大额定值。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 0.17
2.2推荐工作条件。 。 。 。 。 。 。 。 。 。 。 。 。 0.18
2.3热特性。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 0.19
2.4直流电气特性。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 0.19
2.5 AC时序。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 0.21
硬件设计考虑。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 0.39
3.1散热设计注意事项。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 0.39
3.2电源设计注意事项。 。 。 。 。 。 。 。 。 。 。 。 。 0.40
3.3估算电源使用计算。 。 。 。 。 。 。 。 。 。 。 。 。 0.47
3.4复位和引导。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 0.49
3.5 DDR内存系统的指导。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 0.52
订购信息。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 0.55
包装信息。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 0.56
产品文档。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 0.56
修订历史。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 0.57
图6 。
图7 。
网络连接gure 8 。
图9 。
网络连接gure 10 。
图11 。
图12 。
图13 。
图14 。
图15 。
图16 。
图17 。
图18 。
图19 。
图20 。
图21 。
图22 。
图23 。
图24 。
图25 。
图26 。
图27 。
图28 。
图29 。
图30 。
图31 。
图32 。
图33 。
DDR DRAM输出时序图。 。 。 。 。 。 。 。 。 。 。 。 。
DDR DRAM交流测试负载。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。
TDM接收信号。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。
TDM传输信号。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。
读时序图，单数据选通。 。 。 。 。 。 。 。
读时序图，双数据选通。 。 。 。 。 。 。 。
写时序图，单数据选通。 。 。 。 。 。 。 。 。
写时序图，双数据选通。 。 。 。 。 。 。 。
主机DMA读时序图， HPCR [ OAD ] = 0 。 。
主机DMA写时序图， HPCR [ OAD ] = 0 。 。
I2C时序图。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。
UART输入时序。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。
UART输出时序。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。
EE引脚时序。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。
EVNT引脚时序。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。
GPI / GPO引脚时序。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。
测试时钟输入时序图。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。
边界扫描（ JTAG）时序图。 。 。 。 。 。 。 。 。 。
测试访问端口时序图。 。 。 。 。 。 。 。 。 。 。 。 。 。 。
TRST时序图。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。
电压排序情况1 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。
电压排序案例2 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。
电压排序案例3 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。
电压排序案例4 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。
电压排序案例5 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。
PLL电源滤波电路。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。
SSTL端接技术。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。
SSTL功率值。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。
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图列表
图1 。
图2中。
网络连接gure 3 。
图4中。
图5中。
MSC7118框图。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 3
MSC7118模压阵列处理球栅阵列
（ MAP- BGA ） ，顶视图。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 4
MSC7118模压阵列处理球栅阵列
（ MAP- BGA ） ，仰视图。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。五
时序图的复位配置写入。 。 。 。 25
DDR DRAM的输入时序图。 。 。 。 。 。 。 。 。 。 。 。 。 。 26
MSC7118低成本的16位DSP与DDR控制器数据手册，第7
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飞思卡尔半导体公司
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