摩托罗拉
半导体技术资料
订单号： MPC9993 / D
版本1 ， 04/2003
智能动态时钟
开关（ IDCS ） PLL时钟
司机
该MPC9993是PLL时钟驱动器专为冗余设计
时钟树设计。该设备接收两路差分LVPECL时钟
信号从它产生5个新的差分LVPECL时钟输出。
两个输出端对的再生输入信号的频率和相位
而其他三线对上产生2倍，相位对齐的时钟输出。
产品特点：
完全集成的PLL
MPC9993
智能动态时钟切换
LVPECL时钟输出
LVCMOS控制I / O
3.3V操作
32引脚LQFP封装
FA后缀
32引脚LQFP封装
CASE 873A
功能说明
在MPC9993智能动态时钟开关（ IDCS ）电路连续监测两个输入CLK信号。当检测
出现故障（ CLK坚持高或低至少1期） ，该INP_BAD为CLK将被锁定（H ） 。如果该CLK是主
钟， IDCS将切换到很好的辅助时钟和相位/频率调准会发生以最小的输出相
扰动。造成失败时钟的典型相位凸点被淘汰。 （参见应用信息部分） 。
PLL_EN
Clk_Selected
Inp1bad
Inp0bad
Man_Override
Alarm_Reset
SEL_CLK
CLK0
CLK0
CLK1
CLK1
Ext_FB
Ext_FB
MR
OR
Qb0
Qb0
Qb1
Qb1
÷8
PLL
800 - 1600兆赫
÷16
Qb2
Qb2
Qa0
Qa0
Qa1
Qa1
动态切换
逻辑
图1.框图
摩托罗拉公司2003
1
MPC9993
VCC
VCC
17
16
15
14
VCC
Inp0bad
Inp1bad
Clk_Selected
GND
Ext_FB
Ext_FB
GND
13
12
11
10
9
1
2
3
4
5
6
7
8
GND
Qb0
Qb0
Qb1
Qb1
Qb2
19
CLK1
Qb2
18
CLK1
24
Qa1
Qa1
Qa0
Qa0
VCC
VCC_PLL
Man_Override
PLL_EN
25
26
27
28
29
30
31
32
23
22
21
20
MPC9993
Alarm_Reset
CLK0
CLK0
MR
图2. 32引脚引脚
（ TOP VIEW ）
引脚说明
引脚名称
CLK0 ， CLK0
CLK1 ， CLK1
Ext_FB ， Ext_FB
QA0 ：1， QA0 ： 1
QB0 ：2， QB0 ： 2
Inp0bad
Inp1bad
Clk_Selected
Alarm_Reset
SEL_CLK
Manual_Override
PLL_EN
MR
VCCA
VCC
GNDA
GND
I / O
LVPECL输入
LVPECL输入
LVPECL输入
LVPECL输出
LVPECL输出
LVCMOS输出
LVCMOS输出
LVCMOS输出
LVCMOS输入
LVCMOS输入
LVCMOS输入
LVCMOS输入
LVCMOS输入
电源
电源
电源
电源
引脚德网络nition
微分PLL时钟参考（ CLK0下拉，上拉CLK0 ）
微分PLL时钟参考（ CLK1下拉，上拉CLK1 ）
微分PLL反馈时钟（ Ext_FB下拉， Ext_FB拉）
1个差分输出对
2个差分输出对
表明检测到错误的输入参考时钟0相对于反馈信号。输出
为高电平有效，仍将维持高位，直到报警复位有效
表明检测到错误的输入参考时钟1的相对于所述反馈信号。输出
为高电平有效，仍将维持高位，直到报警复位有效
“0” ，如果时钟选择0， '1' ，如果时钟1选择
“0”复位输入糟糕的标志和调整Clk_Selected与Sel_Clk 。的输入为“ 1 - shotted ”
（ 50kΩ的上拉）
“0”选择CLK0 ， “1”选择CLK1 （ 50kΩ的下拉）
“1” ，禁止内部时钟切换电路（ 50kΩ的下拉）
'0'绕过绕锁相环（ 50kΩ的上拉）选定输入参考
“0”复位内部分频器迫使Q输出低电平。异步时钟（ 50kΩ的上拉）
PLL电源
数字电源
PLL地面
数字地
摩托罗拉
2
SEL_CLK
时序解决方案
MPC9993
表1.绝对最大RATINGSa
符号
VCC
VIN
VOUT
IIN
IOUT
TS
电源电压
直流输入电压
直流输出电压
DC输入电流
直流输出电流
储存温度
-65
特征
民
-0.3
-0.3
-0.3
最大
3.9
VCC+0.3
VCC+0.3
±20
±50
125
单位
V
V
V
mA
mA
°C
条件
一。绝对最大额定值连续超出其可能会损坏设备的最大值。暴露于这些条件
或超出指定的条件可能器件的可靠性产生不利影响。在绝对最大额定条件下的功能操作不
暗示。
表2.一般规格
符号
VTT
MM
HBM
清洁发展机制
LU
CIN
θ
JA
特征
输出端接电压
ESD保护（机器型号）
ESD保护（人体模型）
ESD保护（带电器件模型
闭锁抗扰度
输入电容
热阻结到环境
JESD 51-3 ，单层测试板
175
1500
1000
100
4.0
83.1
73.3
68.9
63.8
57.4
59.0
54.4
52.5
50.4
47.8
23.0
86.0
75.4
70.9
65.3
59.6
60.6
55.7
53.8
51.5
48.8
26.3
民
典型值
VCC - 2
最大
单位
V
V
V
V
mA
pF
° C / W
° C / W
° C / W
° C / W
° C / W
° C / W
° C / W
° C / W
° C / W
° C / W
° C / W
输入
自然对流
100英尺/分
200英尺/分钟
400英尺/分钟
800英尺/分钟
自然对流
100英尺/分
200英尺/分钟
400英尺/分钟
800英尺/分钟
MIL- SPEC 883E
方法1012.1
条件
JESD 51-6 ， 2S2P多层电路板测试
θ
JC
TJ
热阻结到外壳
工作结点温度a
（连续工作）
MTBF = 9.1年
110
°C
一。工作结温影响设备的续航时间。最大连续工作结温应根据被选中
在应用程序的生命时间的要求（参见应用笔记AN1545获取更多信息） 。该装置的AC和DC参数
指定的高达110 ℃的结温，允许在需要的工业温度范围的应用中使用的MPC9993 。这是
建议MPC9993的用户使用热模拟分析，以协助申请结温规范
其特定的应用。
时序解决方案
3
摩托罗拉
MPC9993
表3.直流特性
（VCC = 3.3V
±
5 ％ ， TA = -40 °C至+ 85°C ）
符号
特征
民
典型值
最大
单位
条件
LVCMOS控制输入（MR ， PLL_EN ， Sel_Clk ， Man_Override ， Alarm_Reset ）
VIH
VIL
IIN
输入高电压
输入低电压
输入电流A
2.0
VCC + 0.3
0.8
±100
V
V
A
VIN = VCC或GND
LVCMOS控制输出（ Clk_selected ， Inp0bad ， Inp1bad ）
VOH
VOL
输出高电压
输出低电压
2.0
0.55
V
V
IOH = -24毫安
IOL = 24毫安
LVPECL时钟输入（ CLK0 ， CLK1 ， Ext_FB ） B
VPP
DC差分输入Voltagec
VCMR
IIN
差分交叉点voltaged
输入电流A
0.1
VCC-1.8
1.3
VCC-0.3
±100
V
V
A
微分运算
微分运算
VIN = VCC或GND
LVPECL时钟输出（Q [1： 0]， QB [2： 0]）的
VOH
VOL
输出高电压
输出低电压
VCC-1.20
VCC-1.90
VCC-0.95
VCC-1.75
VCC-0.70
VCC-1.45
V
V
W
为VTT
终止50
W
为VTT
终止50
GND引脚
电源电流
IGND
最大电源电流
180
mA
ICC_PLL
最大PLL电源电流
15
mA
VCC_PLL引脚
一。输入具有影响的输入电流内部上拉/下拉电阻。
B 。通过差分LVPECL兼容的信号驱动时钟输入。
。 VPP是保持交流特性所需的最小差分输入电压摆幅。
。 VCMR （直流）的差动输入信号的交叉点。当交叉点是VCMR （ DC）中获得的功能操作
范围和输入摆动在于将VPP （DC）的规范内。
摩托罗拉
4
时序解决方案
MPC9993
表4. AC特性
（VCC = 3.3V
±
5 ％ ， TA = -40 ° C至+ 85° C）一
符号
FREF
FVCO
FMAX
FrefDC
t()
VPP
VCMR
TSK （ O）
元/周期
特征
输入参考频率
VCO频率范围b
输出频率
参考输入占空比
传播延迟
差分输入voltaged
差分输入交叉点voltagee
输出至输出扭曲
率周期的变化
内的QA [2：0 ]或QB [1：0 ]
在设备
QA [1：0华氏度
QB [2：0华氏度
QA [1：0 ]克
QB [2 ：0]的克
45
RMS （ 1
σ)
20
10
200
100
50
SPO ，静态相位offsetc
CLK0 ， CLK1任何Q
（峰 - 峰值）
÷16
反馈
÷16
反馈
QA [1：0 ]
QB [2 ：0]的
民
50
800
50
100
25
-2.0
0.9
0.25
VCC-1.7
典型值
最大
100
1600
100
200
75
+2.0
1.8
1.3
VCC-0.3
50
80
50
25
400
200
55
47
10
单位
兆赫
兆赫
兆赫
兆赫
%
ns
ns
V
V
ps
ps
ps
ps
ps
ps
%
ps
ms
PLL_EN=1
PLL_EN=0
PLL锁定
条件
PLL锁定
DC
tjit （ CC）
TLOCK
输出占空比
周期到周期抖动
最大PLL锁定时间
TR ， TF
输出上升/下降时间
0.05
0.70
ns
20 ％至80％
一。 AC特点，适用于50Ω至VCC并行输出端接 - 2V 。
B 。输入参考频率必须在VCO锁定范围由反馈分频器比率（ FB）的分割匹配：为fref = FVCO
÷
FB 。
。 CLK0 ， CLK1到Ext_FB 。
。 VPP是维持AC特性包括SPO和设备到设备偏斜所需的最小差分输入电压摆幅。
适用于CLK0 ， CLK1和Ext_FB 。
。 VCMR （AC）的差分输入信号的交叉点。当交叉点是VCMR （ AC）内获得正常交流操作
范围和输入摆动在于所述V PP （AC）的规范内。违反VCMR （ AC）或VPP （ AC）的影响SPO ，设备和
零件到部件歪斜。适用于CLK0 ， CLK1和Ext_FB 。
F。拥有规范的两个输入信号（ CLK0 ， CLK1 ）不超过400 ps的不同相之间更大的时钟切换。三角洲时期的变化
每个周期的平均时钟切换游览。
克。规格保持着随时相差两个输入信号（ CLK0 ， CLK1 ）之间的时钟切换（ ± 180
_
） 。每个增量变革时期
周期平均时钟切换游览。
时序解决方案
5
摩托罗拉
QQ：2881677436 复制
