摩托罗拉
飞思卡尔半导体公司
半导体技术资料
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通过MPC961C / D
低压零延迟
卜FF器
在MPC961是2.5V或3.3V兼容， 1:18基于PLL的零延迟
缓冲区。凭借高达200MHz ，输出为150ps的时滞输出频率
该器件满足最苛刻的时钟树的需求
应用程序。
MPC961C
飞思卡尔半导体公司...
完全集成的PLL
高达200MHz的I / O频率
LVCMOS输出
输出禁用高阻抗
LVCMOS的参考时钟选项
LQFP封装
±50ps
周期间抖动
150ps的输出歪斜
低电压
零延迟缓冲器
在MPC961提供两种不同的输入配置。该
MPC961C提供LVCMOS的参考时钟，而MPC961P报价
一个LVPECL参考时钟。
当拉高OE引脚会强制所有输出（除QFB ）
成为高阻抗状态。由于OE引脚不影响QFB
输出，下游时钟可以在没有内部PLL被禁用
失锁。
在MPC961是完全2.5V或3.3V兼容，无需外部
环路滤波器组件。所有的控制输入端接受LVCMOS兼容
级别和输出提供低阻抗LVCMOS输出能力
驾驶结束50传输线。串联端接线路
在MPC961可以为每个输出驱动两个线给设备的有效
扇出的1:36 。该器件采用32引脚LQFP封装。
FA后缀
32引脚LQFP封装
CASE 873A -02
W
Q0
PLL
Q1
O
1
Q2
Q3
CCLK
50k
FB_IN
50k
REF
100 - 200兆赫
50 - 100兆赫
FB
Q14
F_RANGE
50k
Q15
Q16
OE
50k
QFB
该MPC961C需要一个外部的RC滤波器的模拟电源引脚VCCA 。详情请参阅应用部分。
图1. MPC961C逻辑图
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摩托罗拉公司2001年
欲了解更多有关该产品，
REV 1
1
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飞思卡尔半导体公司
MPC961C
GND
VCC
Q10
18
Q11
17
16
15
14
13
VCC
Q12
Q13
Q14
GND
Q15
Q16
QFB
12
11
10
9
1
2
3
4
5
6
7
8
VCC
功能
PLL参考时钟信号
PLL反馈信号输入，连接到一个QFB输出
PLL频率范围选择
输出使能/禁用
时钟输出
PLL反馈信号输出，连接到FB_IN
负电源
PLL电源正极（模拟电源） 。该MPC961C要求
外部RC滤波器的模拟电源引脚VCCA 。请参阅AP-
有关详细信息，褶皱部分。
对于I / O和内核电源正极
没有连接
Q6
Q7
Q8
24
Q5
Q4
Q3
GND
Q2
Q1
25
26
27
28
23
22
21
20
MPC961C
29
30
31
32
飞思卡尔半导体公司...
Q0
VCC
CCLK
F_RANGE
VCCA
GND
NC
Q9
19
OE
图2. 32引脚引脚
（ TOP VIEW ）
表1 ：引脚配置
针
CCLK
FB_IN
F_RANGE
OE
Q0 - Q16
QFB
GND
VCCA
I / O
输入
输入
输入
输入
产量
产量
供应
供应
TYPE
LVCMOS
LVCMOS
LVCMOS
LVCMOS
LVCMOS
LVCMOS
地
VCC
VCC
NC
供应
VCC
表2 ：功能表
控制
F_RANGE
OE
默认
0
0
0
PLL的高频率范围。 MPC961C输入参考
和输出时钟的频率范围为100 - 200兆赫
输出启用
1
PLL的低频率范围。 MPC961C输入参考
和输出时钟的频率范围为50 - 100兆赫
输出禁用（高阻态）
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FB_IN
时序解决方案
DL207 - 牧师0
飞思卡尔半导体公司
MPC961C
表3 ：绝对最大额定值*
符号
VCC
VIN
VOUT
IIN
IOUT
TS
电源电压
直流输入电压
直流输出电压
DC输入电流
直流输出电流
存储温度范围
–40
参数
民
–0.3
–0.3
–0.3
最大
3.6
VCC + 0.3
VCC + 0.3
±20
±50
125
单位
V
V
V
mA
mA
°C
*绝对最大额定值连续超出其可能会损坏设备的价值。暴露于这些条件或
以外的指示的条件可能器件的可靠性产生不利影响。在绝对最大额定条件下的功能操作
不是暗示。
表4 ：直流特性
（VCC = 3.3V
±
5％ ， TA = -40° 85 ℃）下
飞思卡尔半导体公司...
符号
VIH
VIL
VOH
VOL
ZOUT
IIN
CIN
CPD
ICCA
ICC
VTT
特征
输入高电压
输入低电压
输出高电压
输出低电压
输出阻抗
输入电流
输入电容
功率耗散电容
最大PLL电源电流
最大静态电源电流
输出端接电压
民
2.0
–0.3
2.4
典型值
最大
VCC + 0.3
0.8
单位
V
V
V
条件
LVCMOS
LVCMOS
IOH = -20mAa
IOL = 20mAa
0.55
14
20
±120
4.0
8.0
2.0
10
5.0
V
W
A
pF
pF
mA
mA
V
每路输出
VCCA引脚
所有的VCC引脚
VCC
B
2
一。该MPC961C能驱动50Ω传输线对这一事件边缘。每路输出驱动器并行1 50Ω端接
传输线到VTT的终止电压。可选地，所述装置可驱动多达2 50Ω串联端接的传输线。
表5 ： AC特性
（VCC = 3.3V
±
5％ ， TA = -40° 85 ℃）的
符号
FREF
FMAX
FrefDC
TR ， TF
t()
TSK （ O）
DCO
TR ， TF
tPLZ ， HZ
tPZL ， LZ
tjit （ CC）
tjit （全）
tjit （ θ ）
TLOCK
输入频率
最大输出频率
参考输入占空比
TCLK输入上升/下降时间
传播延迟
（静态相位偏移）
输出至输出斜转方块
输出占空比
输出上升/下降时间
输出禁止时间
输出使能时间
周期到周期抖动
周期抖动
I / O的相位抖动
最大PLL锁定时间
RMS （ 1
F_RANGE = 0
F_RANGE = 1
42
45
0.1
CCLK到FB_IN
–80
90
50
50
特征
F_RANGE = 0
F_RANGE = 1
F_RANGE = 0
F_RANGE = 1
民
100
50
100
50
25
典型值
最大
200
100
200
100
75
3.0
120
150
55
55
1.0
10
10
单位
兆赫
兆赫
%
ns
ps
ps
%
ns
ns
ns
ps
ps
ns
ms
0.55 2.4V
0.8 2.0V
PLL锁定
条件
s
)c
RMS （ 1
s
)
RMS （ 1
s
)
W
s
15
7.0
10
15
10
一。 AC特点，适用于50至VTT并行输出端接
B 。对于部分对部分偏移的计算参见应用部分
。为除1以外的信心因素计算参见应用部分
时序解决方案
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MPC961C
表6 ：直流特性
（ VCC = 2.5V
±
5％ ， TA = -40° 85 ℃）下
符号
VIH
VIL
VOH
VOL
ZOUT
IIN
CIN
CPD
ICCA
ICC
特征
输入高电压
输入低电压
输出高电压
输出低电压
输出阻抗
输入电流
输入电容
功率耗散电容
最大PLL电源电流
最大静态电源电流
4.0
8.0
2.0
10
5.0
18
民
1.7
–0.3
1.8
0.6
26
±120
典型值
最大
VCC + 0.3
0.7
单位
V
V
V
V
条件
LVCMOS
LVCMOS
IOH = -15mAa
IOL = 15mAa
W
A
pF
pF
mA
mA
每路输出
VCCA引脚
所有的VCC引脚
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VTT
输出端接电压
VCC
2
V
一。该MPC961C能驱动50Ω传输线对这一事件边缘。每路输出驱动器并行1 50Ω端接
传输线到VTT的终止电压。可选地，所述装置可驱动多达2 50Ω串联端接的传输线。
B
表7 ：交流特性
（ VCC = 2.5V
±
5％ ， TA = -40° 85 ℃）的
符号
FREF
FMAX
FrefDC
TR ， TF
t()
TSK （ O）
DCO
TR ， TF
tPLZ ， HZ
tPZL ， LZ
tjit （ CC）
tjit （全）
tjit （ θ ）
输入频率
最大输出频率
参考输入占空比
TCLK输入上升/下降时间
传播延迟
（静态相位偏移）
输出至输出斜转方块
输出占空比
输出上升/下降时间
输出禁止时间
输出使能时间
周期到周期抖动
周期抖动
I / O的相位抖动
RMS （ 1
F_RANGE = 0
F_RANGE = 1
40
45
0.1
CCLK到FB_IN
–80
90
50
50
特征
F_RANGE = 0
F_RANGE = 1
F_RANGE = 0
F_RANGE = 1
民
100
50
100
50
25
典型值
最大
200
100
200
100
75
3.0
120
150
60
55
1.0
10
10
单位
兆赫
兆赫
%
ns
ps
ps
%
ns
ns
ns
ps
ps
ns
ms
0.6 1.8V
0.7 1.7V
PLL锁定
条件
s
)c
RMS （ 1
s
)
RMS （ 1
s
)
W
s
15
7.0
10
15
10
TLOCK
最大PLL锁定时间
一。 AC特点，适用于50至VTT并行输出端接
B 。对于部分对部分偏移的计算参见应用部分
。为除1以外的信心因素计算参见应用部分
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MPC961C
电源滤波
该MPC961C是一个模拟/数字混合产物和作为
因此它具有一定的灵敏度不一定会
可以看到在一个完全数字化的产品。模拟电路自然
易受随机噪声，特别是如果这种噪声被认为是
上的电源引脚。该MPC961C提供了独立的
电源的输出缓冲器（Vcc ）和所述
该装置的锁相环（ VCCA ） 。这样做的目的
设计技术是分离的高开关噪声数字
从相对敏感的内部模拟输出
锁相环。在受控制的环境中，例如一个
评估板隔离这个水平就足够了。不过，
在数字系统中的环境，这是更困难
电源噪音降到最低提供的第二级
隔离是必须的。隔离的最简单的形式是一
在VCCA管脚为MPC961C电源滤波器。
图3显示了一个典型的电源滤波器方案。
该MPC961C是最容易与频谱噪声
在10kHz至10MHz范围内的内容。因此，过滤器
应设计为靶向这一范围。的关键参数
这需要在最终过滤器的设计必须满足的是直流电压
降，将VCC电源和VCCA之间可以看出
引脚MPC961C的。从数据表中的电流ICCA
（通过VCCA管脚的源电流）通常为2mA
（ 5毫安最大） ，假定一个最小为2.375V （ Vcc =
3.3V或VCC = 2.5V）必须保持在VCCA管脚。
在图3所示的电阻射频必须具有的电阻
270Ω （Vcc = 3.3V ）或5 15Ω （ Vcc = 2.5V） ，以满足
电压降的标准。图为RC滤波器将提供
1衰减：大约100宽带滤波器
噪声的频谱含量高于20KHz的。作为噪声
频率跨越个体的串联谐振点
电容它的整体阻抗开始寻找感性和
因此，随着频率的增加而增加。并行
示电容器的组合确保了低阻抗
接地路径存在频率远高于
带宽的锁相环。
足以消除电源噪声相关的问题
在大多数设计中。
行车线路
该MPC961C时钟驱动器是专为驱动高
速度信号在端接的传输线的环境。
以提供最佳的灵活性给用户的输出
司机被设计为具有最低阻抗
可能。与15Ω小于一个输出阻抗
驱动器可驱动并联或串联端接
传输线。有关传递更多信息，
线的读者可参考应用笔记AN1091 。
在大多数高性能时钟网络的点至点
的信号分配是选择的方法。在一个
点至点计划，无论是串联端接或并联
端接的传输线都可以使用。并行
技术在生产线的末端与终止信号
50Ω电阻到VCC / 2 。该技术中绘制一个相当高的
直流电流和电平因此只有一个单一的终止线可以
由的MPC961C时钟驱动器的每个输出驱动。为
该系列案件结束但没有直流电流
绘制，从而输出可以驱动多个系列终止
线。图4所示的输出驱动一个单系列
终止行VS并联两个系列的终结线。
如果采取极端的MPC961C时钟扇出
驱动程序是由于其能力，有效地推动了一倍
多行。
MPC961
产量
卜FF器
IN
14
飞思卡尔半导体公司...
RS = 36Ω
ZO = 50Ω
OUTA
MPC961
产量
卜FF器
IN
14
RS = 36Ω
ZO = 50Ω
OutB0
RF = 270Ω为VCC = 3.3V
RF = 5-15Ω为VCC = 2.5V
RF
VCC
22
F
10 nF的
RS = 36Ω
VCCA
MPC961C
ZO = 50Ω
OutB1
图4.单与双线路
VCC
33 ... 100 nF的
图3.电源滤波器
虽然MPC961C有几个设计特点
最小化的易感性电源噪声（隔绝
动力和理由，完全差分PLL ）仍可能
是应用中的整体表现是
由于系统电源噪声下降。电源
本节讨论电源滤波器计划应当
波形图图5显示了模拟
的输出结果驱动VS两行一行。在这两种
例MPC961C输出缓冲器的驱动能力是
以上足以驱动的50Ω传输线
事发优势。注意从延迟测量
模拟两者之间存在的唯一43ps增量
不同的加载输出。这表明，双重线
驱动不需要专门用来维持紧
输出至输出扭曲的MPC961C的。输出
在图5中的波形示出了在波形的步骤，这
步骤是由可见的阻抗不匹配寻找到
该驱动程序。在36Ω串联电阻的并联组合
加在输出阻抗不平行的匹配
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通过MPC961C / D
低压零延迟
卜FF器
在MPC961是2.5V或3.3V兼容， 1:18基于PLL的零延迟
缓冲区。凭借高达200MHz ，输出为150ps的时滞输出频率
该器件满足最苛刻的时钟树的需求
应用程序。
MPC961C
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完全集成的PLL
高达200MHz的I / O频率
LVCMOS输出
输出禁用高阻抗
LVCMOS的参考时钟选项
LQFP封装
±50ps
周期间抖动
150ps的输出歪斜
低电压
零延迟缓冲器
在MPC961提供两种不同的输入配置。该
MPC961C提供LVCMOS的参考时钟，而MPC961P报价
一个LVPECL参考时钟。
当拉高OE引脚会强制所有输出（除QFB ）
成为高阻抗状态。由于OE引脚不影响QFB
输出，下游时钟可以在没有内部PLL被禁用
失锁。
在MPC961是完全2.5V或3.3V兼容，无需外部
环路滤波器组件。所有的控制输入端接受LVCMOS兼容
级别和输出提供低阻抗LVCMOS输出能力
驾驶结束50传输线。串联端接线路
在MPC961可以为每个输出驱动两个线给设备的有效
扇出的1:36 。该器件采用32引脚LQFP封装。
FA后缀
32引脚LQFP封装
CASE 873A -02
W
Q0
PLL
Q1
O
1
Q2
Q3
CCLK
50k
FB_IN
50k
REF
100 - 200兆赫
50 - 100兆赫
FB
Q14
F_RANGE
50k
Q15
Q16
OE
50k
QFB
该MPC961C需要一个外部的RC滤波器的模拟电源引脚VCCA 。详情请参阅应用部分。
图1. MPC961C逻辑图
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MPC961C
GND
VCC
Q10
18
Q11
17
16
15
14
13
VCC
Q12
Q13
Q14
GND
Q15
Q16
QFB
12
11
10
9
1
2
3
4
5
6
7
8
VCC
功能
PLL参考时钟信号
PLL反馈信号输入，连接到一个QFB输出
PLL频率范围选择
输出使能/禁用
时钟输出
PLL反馈信号输出，连接到FB_IN
负电源
PLL电源正极（模拟电源） 。该MPC961C要求
外部RC滤波器的模拟电源引脚VCCA 。请参阅AP-
有关详细信息，褶皱部分。
对于I / O和内核电源正极
没有连接
Q6
Q7
Q8
24
Q5
Q4
Q3
GND
Q2
Q1
25
26
27
28
23
22
21
20
MPC961C
29
30
31
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Q0
VCC
CCLK
F_RANGE
VCCA
GND
NC
Q9
19
OE
图2. 32引脚引脚
（ TOP VIEW ）
表1 ：引脚配置
针
CCLK
FB_IN
F_RANGE
OE
Q0 - Q16
QFB
GND
VCCA
I / O
输入
输入
输入
输入
产量
产量
供应
供应
TYPE
LVCMOS
LVCMOS
LVCMOS
LVCMOS
LVCMOS
LVCMOS
地
VCC
VCC
NC
供应
VCC
表2 ：功能表
控制
F_RANGE
OE
默认
0
0
0
PLL的高频率范围。 MPC961C输入参考
和输出时钟的频率范围为100 - 200兆赫
输出启用
1
PLL的低频率范围。 MPC961C输入参考
和输出时钟的频率范围为50 - 100兆赫
输出禁用（高阻态）
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表3 ：绝对最大额定值*
符号
VCC
VIN
VOUT
IIN
IOUT
TS
电源电压
直流输入电压
直流输出电压
DC输入电流
直流输出电流
存储温度范围
–40
参数
民
–0.3
–0.3
–0.3
最大
3.6
VCC + 0.3
VCC + 0.3
±20
±50
125
单位
V
V
V
mA
mA
°C
*绝对最大额定值连续超出其可能会损坏设备的价值。暴露于这些条件或
以外的指示的条件可能器件的可靠性产生不利影响。在绝对最大额定条件下的功能操作
不是暗示。
表4 ：直流特性
（VCC = 3.3V
±
5％ ， TA = -40° 85 ℃）下
飞思卡尔半导体公司...
符号
VIH
VIL
VOH
VOL
ZOUT
IIN
CIN
CPD
ICCA
ICC
VTT
特征
输入高电压
输入低电压
输出高电压
输出低电压
输出阻抗
输入电流
输入电容
功率耗散电容
最大PLL电源电流
最大静态电源电流
输出端接电压
民
2.0
–0.3
2.4
典型值
最大
VCC + 0.3
0.8
单位
V
V
V
条件
LVCMOS
LVCMOS
IOH = -20mAa
IOL = 20mAa
0.55
14
20
±120
4.0
8.0
2.0
10
5.0
V
W
A
pF
pF
mA
mA
V
每路输出
VCCA引脚
所有的VCC引脚
VCC
B
2
一。该MPC961C能驱动50Ω传输线对这一事件边缘。每路输出驱动器并行1 50Ω端接
传输线到VTT的终止电压。可选地，所述装置可驱动多达2 50Ω串联端接的传输线。
表5 ： AC特性
（VCC = 3.3V
±
5％ ， TA = -40° 85 ℃）的
符号
FREF
FMAX
FrefDC
TR ， TF
t()
TSK （ O）
DCO
TR ， TF
tPLZ ， HZ
tPZL ， LZ
tjit （ CC）
tjit （全）
tjit （ θ ）
TLOCK
输入频率
最大输出频率
参考输入占空比
TCLK输入上升/下降时间
传播延迟
（静态相位偏移）
输出至输出斜转方块
输出占空比
输出上升/下降时间
输出禁止时间
输出使能时间
周期到周期抖动
周期抖动
I / O的相位抖动
最大PLL锁定时间
RMS （ 1
F_RANGE = 0
F_RANGE = 1
42
45
0.1
CCLK到FB_IN
–80
90
50
50
特征
F_RANGE = 0
F_RANGE = 1
F_RANGE = 0
F_RANGE = 1
民
100
50
100
50
25
典型值
最大
200
100
200
100
75
3.0
120
150
55
55
1.0
10
10
单位
兆赫
兆赫
%
ns
ps
ps
%
ns
ns
ns
ps
ps
ns
ms
0.55 2.4V
0.8 2.0V
PLL锁定
条件
s
)c
RMS （ 1
s
)
RMS （ 1
s
)
W
s
15
7.0
10
15
10
一。 AC特点，适用于50至VTT并行输出端接
B 。对于部分对部分偏移的计算参见应用部分
。为除1以外的信心因素计算参见应用部分
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表6 ：直流特性
（ VCC = 2.5V
±
5％ ， TA = -40° 85 ℃）下
符号
VIH
VIL
VOH
VOL
ZOUT
IIN
CIN
CPD
ICCA
ICC
特征
输入高电压
输入低电压
输出高电压
输出低电压
输出阻抗
输入电流
输入电容
功率耗散电容
最大PLL电源电流
最大静态电源电流
4.0
8.0
2.0
10
5.0
18
民
1.7
–0.3
1.8
0.6
26
±120
典型值
最大
VCC + 0.3
0.7
单位
V
V
V
V
条件
LVCMOS
LVCMOS
IOH = -15mAa
IOL = 15mAa
W
A
pF
pF
mA
mA
每路输出
VCCA引脚
所有的VCC引脚
飞思卡尔半导体公司...
VTT
输出端接电压
VCC
2
V
一。该MPC961C能驱动50Ω传输线对这一事件边缘。每路输出驱动器并行1 50Ω端接
传输线到VTT的终止电压。可选地，所述装置可驱动多达2 50Ω串联端接的传输线。
B
表7 ：交流特性
（ VCC = 2.5V
±
5％ ， TA = -40° 85 ℃）的
符号
FREF
FMAX
FrefDC
TR ， TF
t()
TSK （ O）
DCO
TR ， TF
tPLZ ， HZ
tPZL ， LZ
tjit （ CC）
tjit （全）
tjit （ θ ）
输入频率
最大输出频率
参考输入占空比
TCLK输入上升/下降时间
传播延迟
（静态相位偏移）
输出至输出斜转方块
输出占空比
输出上升/下降时间
输出禁止时间
输出使能时间
周期到周期抖动
周期抖动
I / O的相位抖动
RMS （ 1
F_RANGE = 0
F_RANGE = 1
40
45
0.1
CCLK到FB_IN
–80
90
50
50
特征
F_RANGE = 0
F_RANGE = 1
F_RANGE = 0
F_RANGE = 1
民
100
50
100
50
25
典型值
最大
200
100
200
100
75
3.0
120
150
60
55
1.0
10
10
单位
兆赫
兆赫
%
ns
ps
ps
%
ns
ns
ns
ps
ps
ns
ms
0.6 1.8V
0.7 1.7V
PLL锁定
条件
s
)c
RMS （ 1
s
)
RMS （ 1
s
)
W
s
15
7.0
10
15
10
TLOCK
最大PLL锁定时间
一。 AC特点，适用于50至VTT并行输出端接
B 。对于部分对部分偏移的计算参见应用部分
。为除1以外的信心因素计算参见应用部分
摩托罗拉
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MPC961C
电源滤波
该MPC961C是一个模拟/数字混合产物和作为
因此它具有一定的灵敏度不一定会
可以看到在一个完全数字化的产品。模拟电路自然
易受随机噪声，特别是如果这种噪声被认为是
上的电源引脚。该MPC961C提供了独立的
电源的输出缓冲器（Vcc ）和所述
该装置的锁相环（ VCCA ） 。这样做的目的
设计技术是分离的高开关噪声数字
从相对敏感的内部模拟输出
锁相环。在受控制的环境中，例如一个
评估板隔离这个水平就足够了。不过，
在数字系统中的环境，这是更困难
电源噪音降到最低提供的第二级
隔离是必须的。隔离的最简单的形式是一
在VCCA管脚为MPC961C电源滤波器。
图3显示了一个典型的电源滤波器方案。
该MPC961C是最容易与频谱噪声
在10kHz至10MHz范围内的内容。因此，过滤器
应设计为靶向这一范围。的关键参数
这需要在最终过滤器的设计必须满足的是直流电压
降，将VCC电源和VCCA之间可以看出
引脚MPC961C的。从数据表中的电流ICCA
（通过VCCA管脚的源电流）通常为2mA
（ 5毫安最大） ，假定一个最小为2.375V （ Vcc =
3.3V或VCC = 2.5V）必须保持在VCCA管脚。
在图3所示的电阻射频必须具有的电阻
270Ω （Vcc = 3.3V ）或5 15Ω （ Vcc = 2.5V） ，以满足
电压降的标准。图为RC滤波器将提供
1衰减：大约100宽带滤波器
噪声的频谱含量高于20KHz的。作为噪声
频率跨越个体的串联谐振点
电容它的整体阻抗开始寻找感性和
因此，随着频率的增加而增加。并行
示电容器的组合确保了低阻抗
接地路径存在频率远高于
带宽的锁相环。
足以消除电源噪声相关的问题
在大多数设计中。
行车线路
该MPC961C时钟驱动器是专为驱动高
速度信号在端接的传输线的环境。
以提供最佳的灵活性给用户的输出
司机被设计为具有最低阻抗
可能。与15Ω小于一个输出阻抗
驱动器可驱动并联或串联端接
传输线。有关传递更多信息，
线的读者可参考应用笔记AN1091 。
在大多数高性能时钟网络的点至点
的信号分配是选择的方法。在一个
点至点计划，无论是串联端接或并联
端接的传输线都可以使用。并行
技术在生产线的末端与终止信号
50Ω电阻到VCC / 2 。该技术中绘制一个相当高的
直流电流和电平因此只有一个单一的终止线可以
由的MPC961C时钟驱动器的每个输出驱动。为
该系列案件结束但没有直流电流
绘制，从而输出可以驱动多个系列终止
线。图4所示的输出驱动一个单系列
终止行VS并联两个系列的终结线。
如果采取极端的MPC961C时钟扇出
驱动程序是由于其能力，有效地推动了一倍
多行。
MPC961
产量
卜FF器
IN
14
飞思卡尔半导体公司...
RS = 36Ω
ZO = 50Ω
OUTA
MPC961
产量
卜FF器
IN
14
RS = 36Ω
ZO = 50Ω
OutB0
RF = 270Ω为VCC = 3.3V
RF = 5-15Ω为VCC = 2.5V
RF
VCC
22
F
10 nF的
RS = 36Ω
VCCA
MPC961C
ZO = 50Ω
OutB1
图4.单与双线路
VCC
33 ... 100 nF的
图3.电源滤波器
虽然MPC961C有几个设计特点
最小化的易感性电源噪声（隔绝
动力和理由，完全差分PLL ）仍可能
是应用中的整体表现是
由于系统电源噪声下降。电源
本节讨论电源滤波器计划应当
波形图图5显示了模拟
的输出结果驱动VS两行一行。在这两种
例MPC961C输出缓冲器的驱动能力是
以上足以驱动的50Ω传输线
事发优势。注意从延迟测量
模拟两者之间存在的唯一43ps增量
不同的加载输出。这表明，双重线
驱动不需要专门用来维持紧
输出至输出扭曲的MPC961C的。输出
在图5中的波形示出了在波形的步骤，这
步骤是由可见的阻抗不匹配寻找到
该驱动程序。在36Ω串联电阻的并联组合
加在输出阻抗不平行的匹配
时序解决方案
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通过MPC961C / D
低压零延迟
卜FF器
在MPC961是2.5V或3.3V兼容， 1:18基于PLL的零延迟
缓冲区。凭借高达200MHz ，输出为150ps的时滞输出频率
该器件满足最苛刻的时钟树的需求
应用程序。
MPC961C
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完全集成的PLL
高达200MHz的I / O频率
LVCMOS输出
输出禁用高阻抗
LVCMOS的参考时钟选项
LQFP封装
±50ps
周期间抖动
150ps的输出歪斜
低电压
零延迟缓冲器
在MPC961提供两种不同的输入配置。该
MPC961C提供LVCMOS的参考时钟，而MPC961P报价
一个LVPECL参考时钟。
当拉高OE引脚会强制所有输出（除QFB ）
成为高阻抗状态。由于OE引脚不影响QFB
输出，下游时钟可以在没有内部PLL被禁用
失锁。
在MPC961是完全2.5V或3.3V兼容，无需外部
环路滤波器组件。所有的控制输入端接受LVCMOS兼容
级别和输出提供低阻抗LVCMOS输出能力
驾驶结束50传输线。串联端接线路
在MPC961可以为每个输出驱动两个线给设备的有效
扇出的1:36 。该器件采用32引脚LQFP封装。
FA后缀
32引脚LQFP封装
CASE 873A -02
W
Q0
PLL
Q1
O
1
Q2
Q3
CCLK
50k
FB_IN
50k
REF
100 - 200兆赫
50 - 100兆赫
FB
Q14
F_RANGE
50k
Q15
Q16
OE
50k
QFB
该MPC961C需要一个外部的RC滤波器的模拟电源引脚VCCA 。详情请参阅应用部分。
图1. MPC961C逻辑图
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飞思卡尔半导体公司
MPC961C
GND
VCC
Q10
18
Q11
17
16
15
14
13
VCC
Q12
Q13
Q14
GND
Q15
Q16
QFB
12
11
10
9
1
2
3
4
5
6
7
8
VCC
功能
PLL参考时钟信号
PLL反馈信号输入，连接到一个QFB输出
PLL频率范围选择
输出使能/禁用
时钟输出
PLL反馈信号输出，连接到FB_IN
负电源
PLL电源正极（模拟电源） 。该MPC961C要求
外部RC滤波器的模拟电源引脚VCCA 。请参阅AP-
有关详细信息，褶皱部分。
对于I / O和内核电源正极
没有连接
Q6
Q7
Q8
24
Q5
Q4
Q3
GND
Q2
Q1
25
26
27
28
23
22
21
20
MPC961C
29
30
31
32
飞思卡尔半导体公司...
Q0
VCC
CCLK
F_RANGE
VCCA
GND
NC
Q9
19
OE
图2. 32引脚引脚
（ TOP VIEW ）
表1 ：引脚配置
针
CCLK
FB_IN
F_RANGE
OE
Q0 - Q16
QFB
GND
VCCA
I / O
输入
输入
输入
输入
产量
产量
供应
供应
TYPE
LVCMOS
LVCMOS
LVCMOS
LVCMOS
LVCMOS
LVCMOS
地
VCC
VCC
NC
供应
VCC
表2 ：功能表
控制
F_RANGE
OE
默认
0
0
0
PLL的高频率范围。 MPC961C输入参考
和输出时钟的频率范围为100 - 200兆赫
输出启用
1
PLL的低频率范围。 MPC961C输入参考
和输出时钟的频率范围为50 - 100兆赫
输出禁用（高阻态）
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FB_IN
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MPC961C
表3 ：绝对最大额定值*
符号
VCC
VIN
VOUT
IIN
IOUT
TS
电源电压
直流输入电压
直流输出电压
DC输入电流
直流输出电流
存储温度范围
–40
参数
民
–0.3
–0.3
–0.3
最大
3.6
VCC + 0.3
VCC + 0.3
±20
±50
125
单位
V
V
V
mA
mA
°C
*绝对最大额定值连续超出其可能会损坏设备的价值。暴露于这些条件或
以外的指示的条件可能器件的可靠性产生不利影响。在绝对最大额定条件下的功能操作
不是暗示。
表4 ：直流特性
（VCC = 3.3V
±
5％ ， TA = -40° 85 ℃）下
飞思卡尔半导体公司...
符号
VIH
VIL
VOH
VOL
ZOUT
IIN
CIN
CPD
ICCA
ICC
VTT
特征
输入高电压
输入低电压
输出高电压
输出低电压
输出阻抗
输入电流
输入电容
功率耗散电容
最大PLL电源电流
最大静态电源电流
输出端接电压
民
2.0
–0.3
2.4
典型值
最大
VCC + 0.3
0.8
单位
V
V
V
条件
LVCMOS
LVCMOS
IOH = -20mAa
IOL = 20mAa
0.55
14
20
±120
4.0
8.0
2.0
10
5.0
V
W
A
pF
pF
mA
mA
V
每路输出
VCCA引脚
所有的VCC引脚
VCC
B
2
一。该MPC961C能驱动50Ω传输线对这一事件边缘。每路输出驱动器并行1 50Ω端接
传输线到VTT的终止电压。可选地，所述装置可驱动多达2 50Ω串联端接的传输线。
表5 ： AC特性
（VCC = 3.3V
±
5％ ， TA = -40° 85 ℃）的
符号
FREF
FMAX
FrefDC
TR ， TF
t()
TSK （ O）
DCO
TR ， TF
tPLZ ， HZ
tPZL ， LZ
tjit （ CC）
tjit （全）
tjit （ θ ）
TLOCK
输入频率
最大输出频率
参考输入占空比
TCLK输入上升/下降时间
传播延迟
（静态相位偏移）
输出至输出斜转方块
输出占空比
输出上升/下降时间
输出禁止时间
输出使能时间
周期到周期抖动
周期抖动
I / O的相位抖动
最大PLL锁定时间
RMS （ 1
F_RANGE = 0
F_RANGE = 1
42
45
0.1
CCLK到FB_IN
–80
90
50
50
特征
F_RANGE = 0
F_RANGE = 1
F_RANGE = 0
F_RANGE = 1
民
100
50
100
50
25
典型值
最大
200
100
200
100
75
3.0
120
150
55
55
1.0
10
10
单位
兆赫
兆赫
%
ns
ps
ps
%
ns
ns
ns
ps
ps
ns
ms
0.55 2.4V
0.8 2.0V
PLL锁定
条件
s
)c
RMS （ 1
s
)
RMS （ 1
s
)
W
s
15
7.0
10
15
10
一。 AC特点，适用于50至VTT并行输出端接
B 。对于部分对部分偏移的计算参见应用部分
。为除1以外的信心因素计算参见应用部分
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MPC961C
表6 ：直流特性
（ VCC = 2.5V
±
5％ ， TA = -40° 85 ℃）下
符号
VIH
VIL
VOH
VOL
ZOUT
IIN
CIN
CPD
ICCA
ICC
特征
输入高电压
输入低电压
输出高电压
输出低电压
输出阻抗
输入电流
输入电容
功率耗散电容
最大PLL电源电流
最大静态电源电流
4.0
8.0
2.0
10
5.0
18
民
1.7
–0.3
1.8
0.6
26
±120
典型值
最大
VCC + 0.3
0.7
单位
V
V
V
V
条件
LVCMOS
LVCMOS
IOH = -15mAa
IOL = 15mAa
W
A
pF
pF
mA
mA
每路输出
VCCA引脚
所有的VCC引脚
飞思卡尔半导体公司...
VTT
输出端接电压
VCC
2
V
一。该MPC961C能驱动50Ω传输线对这一事件边缘。每路输出驱动器并行1 50Ω端接
传输线到VTT的终止电压。可选地，所述装置可驱动多达2 50Ω串联端接的传输线。
B
表7 ：交流特性
（ VCC = 2.5V
±
5％ ， TA = -40° 85 ℃）的
符号
FREF
FMAX
FrefDC
TR ， TF
t()
TSK （ O）
DCO
TR ， TF
tPLZ ， HZ
tPZL ， LZ
tjit （ CC）
tjit （全）
tjit （ θ ）
输入频率
最大输出频率
参考输入占空比
TCLK输入上升/下降时间
传播延迟
（静态相位偏移）
输出至输出斜转方块
输出占空比
输出上升/下降时间
输出禁止时间
输出使能时间
周期到周期抖动
周期抖动
I / O的相位抖动
RMS （ 1
F_RANGE = 0
F_RANGE = 1
40
45
0.1
CCLK到FB_IN
–80
90
50
50
特征
F_RANGE = 0
F_RANGE = 1
F_RANGE = 0
F_RANGE = 1
民
100
50
100
50
25
典型值
最大
200
100
200
100
75
3.0
120
150
60
55
1.0
10
10
单位
兆赫
兆赫
%
ns
ps
ps
%
ns
ns
ns
ps
ps
ns
ms
0.6 1.8V
0.7 1.7V
PLL锁定
条件
s
)c
RMS （ 1
s
)
RMS （ 1
s
)
W
s
15
7.0
10
15
10
TLOCK
最大PLL锁定时间
一。 AC特点，适用于50至VTT并行输出端接
B 。对于部分对部分偏移的计算参见应用部分
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电源滤波
该MPC961C是一个模拟/数字混合产物和作为
因此它具有一定的灵敏度不一定会
可以看到在一个完全数字化的产品。模拟电路自然
易受随机噪声，特别是如果这种噪声被认为是
上的电源引脚。该MPC961C提供了独立的
电源的输出缓冲器（Vcc ）和所述
该装置的锁相环（ VCCA ） 。这样做的目的
设计技术是分离的高开关噪声数字
从相对敏感的内部模拟输出
锁相环。在受控制的环境中，例如一个
评估板隔离这个水平就足够了。不过，
在数字系统中的环境，这是更困难
电源噪音降到最低提供的第二级
隔离是必须的。隔离的最简单的形式是一
在VCCA管脚为MPC961C电源滤波器。
图3显示了一个典型的电源滤波器方案。
该MPC961C是最容易与频谱噪声
在10kHz至10MHz范围内的内容。因此，过滤器
应设计为靶向这一范围。的关键参数
这需要在最终过滤器的设计必须满足的是直流电压
降，将VCC电源和VCCA之间可以看出
引脚MPC961C的。从数据表中的电流ICCA
（通过VCCA管脚的源电流）通常为2mA
（ 5毫安最大） ，假定一个最小为2.375V （ Vcc =
3.3V或VCC = 2.5V）必须保持在VCCA管脚。
在图3所示的电阻射频必须具有的电阻
270Ω （Vcc = 3.3V ）或5 15Ω （ Vcc = 2.5V） ，以满足
电压降的标准。图为RC滤波器将提供
1衰减：大约100宽带滤波器
噪声的频谱含量高于20KHz的。作为噪声
频率跨越个体的串联谐振点
电容它的整体阻抗开始寻找感性和
因此，随着频率的增加而增加。并行
示电容器的组合确保了低阻抗
接地路径存在频率远高于
带宽的锁相环。
足以消除电源噪声相关的问题
在大多数设计中。
行车线路
该MPC961C时钟驱动器是专为驱动高
速度信号在端接的传输线的环境。
以提供最佳的灵活性给用户的输出
司机被设计为具有最低阻抗
可能。与15Ω小于一个输出阻抗
驱动器可驱动并联或串联端接
传输线。有关传递更多信息，
线的读者可参考应用笔记AN1091 。
在大多数高性能时钟网络的点至点
的信号分配是选择的方法。在一个
点至点计划，无论是串联端接或并联
端接的传输线都可以使用。并行
技术在生产线的末端与终止信号
50Ω电阻到VCC / 2 。该技术中绘制一个相当高的
直流电流和电平因此只有一个单一的终止线可以
由的MPC961C时钟驱动器的每个输出驱动。为
该系列案件结束但没有直流电流
绘制，从而输出可以驱动多个系列终止
线。图4所示的输出驱动一个单系列
终止行VS并联两个系列的终结线。
如果采取极端的MPC961C时钟扇出
驱动程序是由于其能力，有效地推动了一倍
多行。
MPC961
产量
卜FF器
IN
14
飞思卡尔半导体公司...
RS = 36Ω
ZO = 50Ω
OUTA
MPC961
产量
卜FF器
IN
14
RS = 36Ω
ZO = 50Ω
OutB0
RF = 270Ω为VCC = 3.3V
RF = 5-15Ω为VCC = 2.5V
RF
VCC
22
F
10 nF的
RS = 36Ω
VCCA
MPC961C
ZO = 50Ω
OutB1
图4.单与双线路
VCC
33 ... 100 nF的
图3.电源滤波器
虽然MPC961C有几个设计特点
最小化的易感性电源噪声（隔绝
动力和理由，完全差分PLL ）仍可能
是应用中的整体表现是
由于系统电源噪声下降。电源
本节讨论电源滤波器计划应当
波形图图5显示了模拟
的输出结果驱动VS两行一行。在这两种
例MPC961C输出缓冲器的驱动能力是
以上足以驱动的50Ω传输线
事发优势。注意从延迟测量
模拟两者之间存在的唯一43ps增量
不同的加载输出。这表明，双重线
驱动不需要专门用来维持紧
输出至输出扭曲的MPC961C的。输出
在图5中的波形示出了在波形的步骤，这
步骤是由可见的阻抗不匹配寻找到
该驱动程序。在36Ω串联电阻的并联组合
加在输出阻抗不平行的匹配
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