摩托罗拉
飞思卡尔半导体公司
订单号： MPC9600 / D
第2版， 11/2001
半导体技术资料
低电压2.5 V和3.3 V
CMOS PLL时钟驱动器
该MPC9600是一款低电压2.5 V或3.3 V兼容， 1:21 PLL
基于时钟驱动器和扇出缓冲器。随着输出频率高达200
MHz和150 ps输出不正常，设备满足最需要的
苛刻的时钟树的应用。
产品特点：
输入频率乘以2 ，3，4和6中
输出频率的分布，以21输出分为三个输出
银行： QA0 - QA6 ， QB0 - QB6 ， QC0 - Qc6现在，每个完全可选
完全集成的PLL
可选的输出频率范围为50至100兆赫和100200 MHz的
可选择的输入频率范围为16.67 33 MHz和25 MHz的50
LVCMOS输出
输出禁用高阻抗（除QFB ）
LVCMOS或LVPECL参考时钟选项
48引线QFP封装
±50
PS周期到周期抖动
150 ps的最大输出至输出偏斜
200 ps的最大静态相位偏移窗口
该MPC9600是一个完全LVCMOS 2.5 V或3.3 V兼容PLL时钟
48引脚LQFP封装
驱动程序。的MPC9600必须产生50到时钟信号的能力
CASE 932-03
200兆赫，从16.67至50 MHz的时钟源。内部PLL是
对于这个频率范围内最优化，并且不需要外部环路滤波器
组件。 Q FB个提供用于外部反馈路径的输出
反馈输入FB_IN 。该QFB分频比是可配置的，并
决定了PLL倍频系数时QFB直接
连接到FB_IN 。的MPC9600被用于最小化的最优化
时钟输入端和FB_IN之间的传播延迟。
的7输出每个银行三个输出银行可以单独配置由2或4相结合来划分VCO频率
反馈和输出分频比时， MPC9600是能由2个，3个，4个和6乘以输入频率。
参考时钟可以选择要么LVPECL或LVCMOS 。该LVPECL参考时钟的功能，设计人员可以使用
LVPECL扇出缓冲器提供时钟分布树的内部分支机构。所有的控制输入端接受LVCMOS兼容水平。
这些输出提供低阻抗LVCMOS输出，可驱动并联的终止50
传输VTT = VCC / 2 。
串联端接线路的MPC9600能够驱动每路输出提供设备1:42的有效总扇出两行。同
150 ps的保证最大的输出至输出偏斜时， MPC9600 PLL时钟驱动器满足同步的要求
最苛刻的系统。
该VCCA模拟电源引脚兼作PLL旁路选择线路测试的目的。当VCCA被驱动到GND的
基准时钟将绕过的PLL 。
该器件采用48引脚LQFP封装，提供电路板密度和性能的最佳组合。
FA后缀
MPC9600
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3.3 V或2.5 V
低压CMOS
PLL时钟驱动器
摩托罗拉公司2001年
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飞思卡尔半导体公司
功能表（对照组）
控制引脚
REF_SEL
VCCA
OE
fsela
fselb
fselc
FSEL_FB
0
CCLK
PLL Bypass1
输出启用
输出A银行的VCO / 2
输出B银行的VCO / 2
输出C银行在VCO / 2
反馈输出的VCO / 8
1
PCLK
PLL电源
输出禁止（除QFB ）
输出A银行的VCO / 4
输出B银行的VCO / 4
输出C银行在VCO / 4
反馈输出的VCO / 12
1..VCCA = GND ， PLL关闭并旁路静态测试和诊断
表1 ：绝对最大额定值*
符号
参数
电源电压
直流输入电压
直流输出电压
DC输入电流
直流输出电流
民
–0.3
–0.3
–0.3
最大
4.6
VCC + 0.3
VCC + 0.3
±20
±50
单位
V
V
V
mA
mA
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VCC
VIN
VOUT
IIN
IOUT
Tstor
存储温度范围
–40
125
°C
*绝对最大额定值连续超出其可能会损坏设备的价值。暴露于这些条件或
以外的指示的条件可能器件的可靠性产生不利影响。在绝对最大额定条件下的功能操作
不是暗示。
表2 ：常规规格
符号
VTT
MM
HBM
清洁发展机制
LU
CPD
CIN
特征
输出端接电压
ESD保护（机器型号）
ESD保护（人体模型）
ESD保护（带电器件模型）
闭锁抗扰度
功率耗散电容
输入电容
400
4000
1500
200
10
4.0
民
典型值
VCC
B
2
最大
单位
V
V
V
V
mA
pF
pF
条件
每路输出
输入
表3 ：直流特性
（ VCC = 3.3 V
±5%,
TA = -40 °C至+ 85°C ）
符号
VIH
VIL
VPP
VCMRa
VOH
VOL
ZOUT
IIN
ICCA
特征
输入高电压
输入低电压
峰 - 峰值输入电压（ DC ）
共模范围（ DC ）
输出高电压
输出低电压
输出阻抗
输入漏电流
最大PLL电源电流
2.0
14 – 17
±150
5.0
PCLK ， PCLK
PCLK ， PCLK
250
1.0
2.4
0.55
0.30
VCC-0.6
民
2.0
典型值
最大
VCC + 0.3
0.8
单位
V
V
mV
V
V
V
V
条件
LVCMOS
LVCMOS
LVPECL
LVPECL
IOH = -24单克隆抗体
IOL = 24毫安
IOL = 12毫安
W
A
mA
VIN = VCC或GND
VCCA引脚
ICCQ
最大静态电源电流
1.0
mA
所有的VCC引脚
一。 VCMR （直流）的差动输入信号的交叉点。当交叉点是VCMR范围内获得功能性操作
与输入摆动在于将VPP （DC）的规范内。
B 。该MPC9600能够驱动50Ω传输线对这一事件边缘。每路输出驱动器并行1 50Ω端接
传输线到VTT的终止电压。或者，装置可驱动多达2 50Ω串联端接的传输线。
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时序解决方案
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表4 ：直流特性
（ VCC = 2.5 V
±5%,
TA = -40 °C至+ 85°C ）
符号
VIH
VIL
VPP
VCMRa
VOH
VOL
ZOUT
IIN
ICCA
特征
输入高电压
输入低电压
峰 - 峰值输入电压（ DC ）
共模范围（ DC ）
输出高电压
输出低电压
输出阻抗
输入漏电流
最大PLL电源电流
3.0
17 – 20
±150
5.0
PCLK ， PCLK
PCLK ， PCLK
250
1.0
1.8
0.6
VCC-0.6
民
1.7
典型值
最大
VCC + 0.3
0.7
单位
V
V
mV
V
V
V
条件
LVCMOS
LVCMOS
LVPECL
LVPECL
IOH = -15单克隆抗体
IOL = 15毫安
W
A
mA
VIN = VCC或GND
VCCA引脚
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ICCQ
最大静态电源电流
1.0
mA
所有的VCC引脚
一。 VCMR （直流）的差动输入信号的交叉点。当交叉点是VCMR范围内获得功能性操作
与输入摆动在于将VPP （DC）的规范内。
B 。该MPC9600能够驱动50
在入射边的传输线。每路输出驱动一个50
并行端接
传输线到VTT的终止电压。或者，装置可驱动多达2 50
每个系列端接传输线
输出。
表5 ： AC特性
（ VCC = 3.3 V
±5%
或VCC = 2.5 V
±5%,
TA = -40 °C至+ 85°C ）
a
符号
FREF
输入频率
特征
民
25
16.67
0
200
典型值
最大
50
33
500
400
200
100
75
1000
VCC-0.8
VCC-0.6
1.0
–60
+30
+40
+130
70
70
30
40
30
45
0.1
50
+140
+230
150
150
75
125
75
55
1.0
10
10
单位
兆赫
兆赫
兆赫
兆赫
兆赫
兆赫
%
mV
V
V
ns
ps
ps
ps
ps
ps
ps
ps
%
ns
ns
ns
兆赫
兆赫
-3 dB点的
PLL转移
特征
见图12
LVPECL
LVPECL
LVPECL
见图12
PLL锁定
PLL锁定
在测
一致
上升沿
PLL锁定
PLL锁定
条件
PLL锁定
PLL锁定
VCCA = GND
B
8反馈（ FSEL_FB = 0 ）
B
12反馈（ FSEL_FB = 1 ）
静态测试模式（ VCCA = GND）
FVCO
FMAX
VCO频率
最大输出频率
B
2个输出（ FSELx = 0 ）
B
4个输出（ FSELx = 1 ）
PCLK ， PCLK
100
50
25
500
1.2
1.2
FrefDC
VPP
VCMRb
参考输入占空比
峰 - 峰值输入电压
共模范围
PCLK ， PCLK （ VCC = 3.3 V
±5%)
PCLK ， PCLK （ VCC = 2.5 V
±5%)
CCLK输入上升/下降时间
传播延迟（静态相位偏移）
CCLK到FB_IN
PECL_CLK到FB_IN
输出至输出扭曲
所有输出，单频
所有输出，多频
在QAx输出组
QBX内输出
QCX内输出
TR ， TF
t()
TSK （ O）
DC
TR ， TF
tPLZ ， HZ
tPZL ，ZH
BW
输出占空比
输出上升/下降时间
输出禁止时间
输出使能时间
PLL的闭环带宽
8反馈（ FSEL_FB = 0 ）
12反馈（ FSEL_FB = 1 ）
B
B
1.0 – 10
0.6 – 4.0
时序解决方案
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