摩托罗拉
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低电压PLL时钟驱动器
在MPC953是3.3V兼容，基于PLL的时钟驱动器
针对高性能时钟树的设计。随着输出频率
高达150ps的的87.5MHZ和输出歪曲率的MPC953是理想的
最苛刻的时钟树设计。该器件采用一种完全
差的PLL设计以最小化周期到周期和相位抖动。
MPC953
完全集成的PLL
输出频率可达87.5MHZ
输出禁用高阻抗
TQFP封装
100ps的周期到周期抖动
低电压
PLL时钟驱动器
在MPC953具有沿着与差分LVPECL参考输入
外部反馈输入。这些特性使MPC953理想之选
作为一个零延迟，低偏移扇出缓冲器。器件的性能具有
经过调整和零延迟的性能进行了优化。在MR / OE输入
引脚复位内部计数器和三态输出缓冲器时，
驱动“高” 。
如果参考时钟（ PECL_CLK ）丢失或关闭时
MPC953是锁相，输出frquency会慢慢杀向下。
最终的VCO频率将围绕TBDMHz 。
在MPC953是完全3.3V兼容，无需外部环
过滤器组件。所有的控制输入端接受LVCMOS或LVTTL
兼容水平，同时输出提供LVCMOS电平与
驾驶能力终止50Ω传输线。串联端接
50Ω线，每个MPC953输出可以驱动两个痕迹给
设备的1:18的有效扇出。该装置被装在一个7x7毫米
32引脚TQFP封装，以提供电路板的最佳组合
密度和性能。
FA后缀
32引脚TQFP封装
CASE 873A -02
QFB
PECL_CLK
PECL_CLK
FB_CLK
VCO_SEL
绕行
MR / OE
7
相
探测器
LPF
VCO
200–350MHz
÷4
÷2
Q7
Q0:6
图1.逻辑图
本文件包含有关正在开发中的产品信息。摩托罗拉公司保留随时更改或向右
终止本产品，恕不另行通知。
9/97
摩托罗拉1997年公司
1
修订版0.1
MPC953
GNDO
GNDO
17
16
15
14
13
Q5
VCCO
VCCO
19
Q1
Q2
Q3
24
GNDO
Q0
VCCO
QFB
GNDO
NC
绕行
VCO_SEL
25
26
27
28
23
22
21
20
Q4
18
功能表
VCCO
绕行
Q6
GNDO
Q7
VCCO
MR / OE
PECL_CLK
1
0
MR / OE
1
0
VCO_SEL
1
0
功能
启用PLL
PLL旁路
功能
输出禁用
输出启用
功能
÷2
÷1
MPC953
29
30
31
32
1
2
3
4
5
6
7
8
12
11
10
9
图2. 32引脚引脚
（ TOP VIEW ）
绝对最大额定值*
符号
VCC
VI
IIN
Tstor
电源电压
输入电压
输入电流
存储温度范围
–40
参数
民
–0.3
–0.3
最大
4.6
VDD + 0.3
±20
125
单位
V
V
mA
°C
*绝对最大额定值连续超出其可能会损坏设备的价值。暴露于这些条件或
以外的指示的条件可能器件的可靠性产生不利影响。在绝对最大额定条件下的功能操作
不是暗示。
摩托罗拉
PECL_CLK
VCCA
FB_CLK
GNDI
NC
NC
NC
NC
2
ECLinPS和ECLinPS精简版
DL140 - 牧师3
MPC953
DC特性
值（TA = 0°至70℃ ， Vcc = 3.3V
±5%)
符号
VIH
VIL
VPP
VCMR
VOH
VOL
IIN
CIN
CPD
ICC
特征
输入高电压LVCMOS输入
输入低电压LVCMOS输入
峰 - 峰值输入电压PECL_CLK
共模范围
输出高电压
输出低电压
输入电流
输入电容
功率耗散电容
最大静态电源电流
25
75
PECL_CLK
300
VCC–1.5
2.4
0.5
±120
4
民
2.0
典型值
最大
3.6
0.8
1000
VCC–0.6
单位
V
V
mV
mV
V
V
A
pF
pF
mA
每路输出
所有的VCC引脚
注： 1 。
IOH = -40mA ，注2 。
IOL = 40毫安，注2 。
条件
ICCPLL
最大PLL电源电流
15
20
mA
VCCA只脚
1. VCMR是从差分输入信号的最正侧的差。当“高”输入是内获得正常操作
在VCMR范围和输入摆幅位于VPP规范的范围内。
2. MPC953输出可以驱动串联或并联端接50Ω （或50Ω至VCC / 2 ）对事件的边缘传输线（见应用
信息部分） 。
PLL输入参考特征
值（TA = 0 70℃ ）
符号
FREF
特征
参考输入频率
民
注3 。
最大
注3 。
单位
兆赫
%
条件
FrefDC
参考输入占空比
25
75
3.最大和最小输入值是由VCO锁定范围和反馈分频器的限制。
AC特性
（ TA = 0 ° C至70 ° C， VCC = 3.3V
±
5%
)
符号
TR ， TF
TPW
TSK （ O）
FVCO
FMAX
TPD （锁）
TPD （旁路）
tPLZ ， HZ
tPZL
tjitter
特征
输出上升/下降时间
输出占空比
输出至输出歪曲率（相对于QFB ）
PLL VCO锁定范围
最大输出频率
输入Ext_FB延迟（带PLL锁定）
输入Q延迟（与PLL旁路）
输出禁止时间
输出使能时间
循环??要??周期抖动（峰??到??峰）
200
50
X–100
5
X
（注4 ）
民
0.10
45
50
典型值
最大
1.0
55
±75
350
87.5
X+100
10
7
6
100
10
单位
ns
%
ps
兆赫
兆赫
ps
ns
ns
ns
ps
ms
VCO_SEL ='0'
FREF = 75MHz的
条件
0.8 2.0V
TLOCK
最大PLL锁定时间
4. X将针对为0ns ，但可以从目标而略有不同
±150ps
基于硅的表征。
ECLinPS和ECLinPS精简版
DL140 - 牧师3
3
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MPC953
电源滤波
在MPC953是一个模拟/数字混合产物和作为
因此它具有一定的灵敏度不一定会
可以看到在一个完全数字化的产品。模拟电路自然
易受随机噪声，特别是如果这种噪声被认为是
上的电源引脚。在MPC953提供了独立的
电源的输出缓冲器（ VCCO ）和
该装置的锁相环（ VCCA ） 。这样做的目的
设计技术，试图找出高开关噪声
从相对敏感的内部模拟数字输出
锁相环。在受控制的环境中，例如一个
评估板隔离这个水平就足够了。不过，
在数字系统中的环境，这是更困难
电源噪音降到最低提供的第二级
隔离是必须的。隔离的最简单的形式是一
在VCCA管脚为MPC953电源滤波器。
图3示出了典型的电源滤波器方案。
在MPC953是最容易与频谱噪声
在1kHz至1MHz的范围内的内容。因此，过滤器
应设计为靶向这一范围。的关键参数
这需要在最终过滤器的设计必须满足的是直流电压
降，将VCC电源和VCCA之间可以看出
引脚MPC953的。从数据表中的IVCCA电流
（通过VCCA引脚源电流）通常15毫安
（ 20毫安最大） ，假设最小3.0V的必须
保持在VCCA销很小的直流电压降可
当一个3.3V的VCC电源采用姑息。电阻
在图3中所示，必须具有10-15Ω的电阻来满足
上的电压降准则。图为RC滤波器将提供
1衰减：大约100宽带滤波器
噪声的频谱含量高于20KHz的。作为噪声
频率跨越个体的串联谐振点
电容它的整体阻抗开始寻找感性和
因此，随着频率的增加而增加。并行
示电容器的组合确保了低阻抗
接地路径存在频率远高于
带宽的锁相环。它建议用户启动
有8-10Ω电阻，以避免潜在的VCC下降的问题
和只移动到较高值电阻时更高
衰减的电平被示为是必要的。
是应用中的整体表现是
由于系统电源噪声下降。电源
本节讨论电源滤波器计划应当
足以消除电源噪声相关的问题
在大多数设计中。
行车线路
在MPC953时钟驱动器是专为驱动高
速度信号在端接的传输线的环境。
以提供最佳的灵活性给用户的输出
司机被设计为具有最低阻抗
可能。与10Ω小于一个输出阻抗
驱动器可驱动并联或串联端接
传输线。有关传递更多信息，
线的读者可参考应用笔记AN1091中
时序解决方案手册（ BR1333 / D） 。
在大多数高性能时钟网络的点至点
的信号分配是选择的方法。在一个
点至点计划，无论是串联端接或并联
端接的传输线都可以使用。并行
技术在生产线的末端与终止信号
50Ω电阻到VCC / 2 。该技术中绘制一个相当高的
直流电流和电平因此只有一个单一的终止线可以
由的MPC953时钟驱动器的每个输出驱动。对于
系列终止的情况下却没有直流电流消耗，
这样的输出可以驱动多个系列终止线。
图4示出了输出驱动单个系列
终止行VS并联两个系列的终结线。
如果采取极端的MPC953时钟扇出
驱动程序是由于其能力，有效地推动了一倍
多行。
MPC953
产量
卜FF器
IN
7
RS = 43Ω
ZO = 50Ω
OUTA
MPC953
产量
卜FF器
IN
7
RS = 43Ω
ZO = 50Ω
OutB0
3.3V
ZO = 50Ω
RS=5–15
PLL_VCC
22F
MPC953
VCC
0.01F
0.01F
RS = 43Ω
OutB1
图4.单与双线路
波形图图5显示了模拟
的输出结果驱动VS两行一行。在这两种
例MPC953输出缓冲器的驱动能力是
以上足以驱动的50Ω传输线
事发优势。注意从延迟测量
模拟两者之间存在的唯一43ps增量
不同的加载输出。这表明，双重线
驱动不需要专门用来维持紧
输出至输出扭曲的MPC953的。输出波形
在图5中示出在波形的步骤，该步骤是造成
图3.电源滤波器
虽然MPC953有几个设计特点
最小化的易感性电源噪声（隔绝
动力和理由，完全差分PLL ）仍可能
摩托罗拉
4
ECLinPS和ECLinPS精简版
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MPC953
通过看到的阻抗不匹配寻找到驱动程序。该
在43Ω串联电阻与输出的并联组合
阻抗不匹配的并联组合
线路阻抗。电压波形发射上下两个
线将等于：
VL = VS （咗/ （RS + RO +莫宁） ）
ZO = 50Ω||50Ω
RS = 43Ω||43Ω
RO = 7Ω
VL = 3.0 （ 25 / （ 21.5 + 7 + 25 ） = 3.0 （ 25 / 53.5 ）
= 1.40V
在负载端的电压将增加一倍，由于邻近
团结反射系数，以2.8V。然后，它会增加
对静态3.0V的步骤由一个圆形分离
行程延迟（在这种情况下4.0ns ） 。
3.0
OUTA
TD = 3.8956
OUTB
TD = 3.9386
由于这个步骤是很好的阈值区域上面也不会
引起任何虚假时钟触发，但是设计师可能
不舒服就行了不必要的反射。对
更好地推动多行的时候匹配阻抗
在图6的情况应该被使用。在这种情况下，该系列
终端电阻减小，使得当并行
组合被添加到输出缓冲器阻抗的线路
阻抗是完全匹配。
MPC953
产量
卜FF器
7
RS = 36Ω
ZO = 50Ω
RS = 36Ω
ZO = 50Ω
2.5
7 + 36
k
36 = 50
k
50
25 = 25
图6.优化了双线路终端
电压（V）的
2.0
In
1.5
1.0
SPICE级输出缓存模型可用于
谁想要模仿他们的具体互连工程师
计划。除第四特征是在过程中
正在生成支持其他板级仿真器中
一般用途。
0.5
0
2
4
6
8
时间（纳秒）
10
12
14
图5.单与双波形
ECLinPS和ECLinPS精简版
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QQ：2881677436 复制
