摩托罗拉
半导体技术资料
飞思卡尔半导体公司
订单号： MPC9352 / D
REV 3 ， 2003年6月
3.3V / 2.5V LVCMOS 1:11零
延迟时钟发生器
该MPC9352是3.3V或2.5V兼容， 1:11 PLL基于时钟
产生针对高性能时钟树的应用程序。同
输出频率高达200 MHz ，输出偏斜低于200 ps的
该器件满足最苛刻的时钟应用的需求。
特点
可配置11 LVCMOS输出PLL时钟发生器
MPC9352
飞思卡尔半导体公司...
完全集成的PLL
的16.67 MHz到200 MHz的输出时钟频率范围宽
输入参考时钟频率乘以3 ， 2，1， 3B2 ，
2B3 ， 1B3和1B2
2.5V和3.3V LVCMOS兼容
低电压
3.3V / 2.5V LVCMOS一点11
时钟发生器
200 ps的最大输出偏移
支持零延迟的应用
专为高性能电信，网络和计算
应用
32引脚LQFP封装
环境温度范围-40 ° C至+ 85°C
FA后缀
功能说明
32引脚LQFP封装
的MPC9352是一个完全3.3V或2.5V兼容PLL时钟发生器
CASE 873A
和时钟驱动器。该设备具有以产生输出时钟的能力
16.67至200兆赫从外部时钟源信号。内部PLL
其频率范围优化，并且不需要外部外表滤波器
组件。的MPC9352之一输出必须连接到PLL
反馈输入FB_IN关闭外部PLL反馈路径。该
此输出设置的输出分频器决定PLL频率
倍频系数。这个倍增因数， F_RANGE和
参考时钟频率的选择必须位于所述VCO在其
指定的锁定范围。的时钟输出的频率可以是
由FSELx引脚分别配置为所有三个输出银行
支持具有不同但相位对齐的时钟频率的系统。
的MPC9352的PLL最小的传播延迟，因此支持零延迟的应用程序。所有的输入和
输出LVCMOS兼容。输出经过优化，推动并行端接50Ω传输线。另外，
每个输出可以驱动多达两个系列端接传输线给设备22的有效扇出。
该器件还支持输出高阻抗禁用和静态系统测试和诊断PLL旁路模式。该
MPC9352是封装在一个32 LD LQFP封装。
摩托罗拉公司2003
1
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MPC9352
飞思卡尔半导体公司
CCLK
CCLK
FB_IN
PLL_EN
REF
银行
1
÷2
1
0
÷6
÷4
÷2
1
0
QA0
QA1
PLL
FB
VCO
0
QA2
QA3
QA4
B组
QB0
QB1
F_RANGE
fsela
fselb
1
0
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QB2
QB3
1
fselc
C银行
QC0
QC1
0
MR / OE
（所有的输入电阻具有25kW的值）
图1. MPC9352逻辑图
GND
24
VCC
QB2
QB3
GND
GND
QC0
QC1
VCC
25
26
27
28
29
30
31
32
1
23
22
21
20
19
18
GND
17
16
15
14
13
VCC
QA2
QA1
GND
QA0
VCC
VCCA
PLL_EN
12
11
10
9
8
FB_IN
VCC
VCC
QB1
QB0
QA4
6
CCLK
MPC9352
2
3
4
5
F_RANGE
fselc
建议使用外部RC滤波器的模拟电源引脚VCCA 。详情请参阅应用程序部分。
图2. MPC9352的32引脚封装引脚
（ TOP VIEW ）
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2
MR / OE
fselb
fsela
GND
QA3
7
时序解决方案
飞思卡尔半导体公司
表1 ：引脚配置
针
CCLK
FB_IN
F_RANGE
fsela
fselb
fselc
PLL_EN
MR / OE
QA0-4 ， QB0-3 ， QC0-1
GND
VCCA
输入
输入
输入
输入
输入
输入
输入
输入
产量
供应
供应
I / O
TYPE
LVCMOS
LVCMOS
LVCMOS
LVCMOS
LVCMOS
LVCMOS
LVCMOS
LVCMOS
LVCMOS
地
VCC
PLL参考时钟信号
PLL反馈信号输入，连接到输出
PLL频率范围选择
分频器选择银行A输出
分频器选择银行B输出
分频器选择C银行输出
PLL使能/禁止
输出启用/禁用（高阻态三态）和器件复位
时钟输出
负电源
功能
MPC9352
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PLL电源正极（模拟电源） 。它建议使用一个
外部RC滤波器的模拟电源引脚V
CCA
。请参阅
有关详细信息，应用部分。
对于I / O和内核电源正极
VCC
供应
VCC
表2 ：功能表
控制
默认
0
1
F_RANGE ， FSELA ， FSELB和FSELC控制操作的PLL频率范围和输入/输出频率比。
见表1和表2所支持的频率范围内，并输出到输入频率比。
F_RANGE
fsela
fselb
fselc
MR / OE
0
0
0
0
0
VCO
÷
1（高输入频率范围）
输出分频器
÷
4
输出分频器
÷
4
输出分频器
÷
2
输出启用（激活）
VCO
÷
2 （低输入频率范围）
输出分频器
÷
6
输出分频器
÷
2
输出分频器
÷
4
输出禁用（高阻态）和
重置设备。在复位期间， PLL
反馈回路是开放的，该压控振荡器操作
在其最低频率。该MPC9352要求
复位在上电时和之后的PLL的任何损失
锁定。 PLL失锁时可能发生的
外部反馈路径被中断。长度
复位脉冲应大于2
参考时钟周期（ CCLK ） 。
与PLL测试模式禁用。 CCLK为
代替内部VCO的输出。
MPC9352是完全静态的，并没有最低
频率限制适用。所有的PLL与交流
特点是不适用的。
PLL_EN
0
与PLL的正常工作模式下启用。
时序解决方案
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3
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MPC9352
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表3 ：一般规格
符号
V
TT
MM
HBM
LU
C
PD
C
IN
特征
输出端接电压
ESD保护（机器型号）
ESD保护（人体模型）
闭锁抗扰度
功率耗散电容
输入电容
200
2000
200
10
4.0
民
典型值
V
CC
B
2
最大
单位
V
V
V
mA
pF
pF
每路输出
输入
条件
表4 ：绝对最大额定值
a
符号
V
CC
V
IN
V
OUT
I
IN
I
OUT
T
S
电源电压
直流输入电压
直流输出电压
DC输入电流
直流输出电流
储存温度
-65
特征
民
-0.3
-0.3
-0.3
最大
3.6
V
CC
+0.3
V
CC
+0.3
±20
±50
125
单位
V
V
V
mA
mA
°C
条件
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一。绝对最大额定值连续超出其可能会损坏设备的最大值。暴露于这些条件
或超出指定的条件可能器件的可靠性产生不利影响。在绝对最大额定条件下的功能操作不
暗示。
表5 ：直流特性
(V
CC
= 3.3V
±
5%, T
A
= -40° 85 ℃）下
符号
V
IH
V
IL
V
OH
V
OL
Z
OUT
I
IN
I
CCA
I
CCQ
c
a
b
c
特征
输入高电压
输入低电压
输出高电压
输出低电压
输出阻抗
输入电流
b
最大PLL电源电流
最大静态电源电流
3.0
14 - 17
±200
5.0
1.0
2.4
0.55
0.30
民
2.0
典型值
最大
V
CC
+ 0.3
0.8
单位
V
V
V
V
V
W
A
mA
mA
V
IN
=V
CC
或V
IN
= GND
V
CCA
针
所有V
CC
引脚
条件
LVCMOS
LVCMOS
I
OH
= -24毫安
a
I
OL
= 24毫安
I
OL
= 12毫安
该MPC9352能够驱动50Ω传输线对这一事件边缘。每路输出驱动器并行1 50Ω端接
传输线V的终止电压
TT
。或者，装置可驱动多达2 50Ω串联端接的传输线。
输入具有影响的输入电流下拉电阻。
I
CCQ
是设备在默认状态或者打开所有输出高阻抗状态打开，输入的直流电流消耗。
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4
时序解决方案
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表6 ： AC特性
(V
CC
= 3.3V
±
5%, T
A
= -40° 85 ℃）下
a
符号
f
REF
特征
在PLL输入参考频率
模式
b
÷4
反馈
÷6
反馈
÷8
反馈
÷12
反馈
民
50.0
33.3
25.0
16.67
典型值
最大
100.0
66.6
50.0
33.3
250.0
200
÷2
产量
e
÷4
产量
÷6
产量
÷8
产量
÷12
产量
100
50
33.3
25
16.67
25
f
REF
> 40兆赫
f
REF
< 40兆赫
-50
-200
400
200
100
66.6
50
33.3
75
1.0
+150
+150
200
200
100
100
47
0.1
50
53
1.0
8
10
400
250
100
200
150
75
15
20
18 - 20
25
3.0 - 10.0
1.5 - 6.0
1.0 - 3.5
0.5 - 2.0
10
单位
兆赫
兆赫
兆赫
兆赫
兆赫
兆赫
兆赫
兆赫
兆赫
兆赫
兆赫
%
ns
ps
ps
ps
ps
ps
ps
%
ns
ns
ns
ps
ps
ps
ps
ps
ps
ps
ps
ps
ps
兆赫
兆赫
兆赫
兆赫
ms
MPC9352
条件
输入参考频率的PLL旁路模式
c
f
VCO
f
最大
VCO锁定频率范围
d
输出频率
f
refDC
TR ， TF
参考输入占空比
CCLK输入上升/下降时间
传播延迟CCLK到FB_IN
（静态相位偏移）
输出至输出扭曲
f
0.8 2.0V
PLL锁定
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t
()
t
SK （ O）
所有的输出，任何频率
在QA输出组
在QB输出组
在QC输出组
DC
t
r
, t
f
t
PLZ ， HZ
t
PZL ， LZ
t
JIT （ CC ）
输出占空比
输出上升/下降时间
输出禁止时间
输出使能时间
周期到周期抖动
输出频率混
输出在任何
÷4
和
÷6
组合
所有输出相同的频率
0.55 2.4V
t
JIT （ PER ）
周期抖动
输出频率混
输出在任何
÷4
和
÷6
组合
所有输出相同的频率
÷4
反馈分频器RMS （ 1
σ)
g
÷6
反馈分频器RMS （ 1
σ)
÷8
反馈分频器RMS （ 1
σ)
÷12
反馈分频器RMS （ 1
σ)
÷4
反馈
÷6
反馈
÷8
反馈
÷12
反馈
t
JIT （ φ ）
I / O的相位抖动
BW
PLL的闭环带宽
h
t
LOCK
a
b
c
d
e
f
g
h
最大PLL锁定时间
AC特点，适用于50Ω到V并行输出端接
TT
.
PLL模式需要PLL_EN = 0 ，以使PLL和零延迟操作。我们不建议使用
÷2
分频器的反馈。
在PLL旁路模式中， MPC9352将输入的基准时钟。
输入频率f
REF
在CCLK必须与VCO的频率范围内的反馈分压比FB分为：F
REF
= f
VCO
÷
FB 。
见表9和表10，用于输出分频的配置。
请参阅部分，以部分偏移计算应用程序部分。
对于抖动计算1以外的信心因素，请参见应用部分
s.
-3 dB点的PLL传输特性。
时序解决方案
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QQ：2880707522 复制
