飞思卡尔半导体公司
摩托罗拉
半导体技术资料
订单号： MPC92432
REV 0 ， 06/2004
产品预览
1360 MHz双输出LVPECL
时钟合成器
该MPC92432是兼容3.3V ，基于PLL时钟合成器的目标
高性能时钟产生中档高性能
电信，网络和计算应用。随着输出频率
从21.25 MHz到1360 MHz和两个差分PECL输出的支持
信号，该设备满足最苛刻的时钟应用的需求。
特点
MPC92432
1360兆赫低电压
时钟合成器
飞思卡尔半导体公司...
21.25兆赫至1360兆赫合成时钟输出信号
两个差分LVPECL兼容的高频输出
通过2线I输出频率可编程
2
C总线或并行
接口
片上晶体振荡器的参考频率产生
另类LVCMOS兼容的参考时钟输入
为两路输出同步时钟停止功能
LOCK指示灯输出（ LVCMOS ）
LVCMOS兼容控制输入
完全集成的PLL
3.3 V电源
48引脚LQFP
SiGe技术
环境温度范围： -40 ° C至+ 85°C
SCALE 2 ： 1
FA后缀
48引脚LQFP封装
CASE 932
应用
可编程时钟源服务器，计算机和电信系统
频率容限
振荡器替代
功能说明
该MPC92432是一个可编程的高频时钟源（时钟合成器） 。内部PLL产生的高频
基于一个低频参考信号的输出信号。输出信号的频率是可编程的，并且是可以改变的
在频率裕量的目的苍蝇。
内部晶体振荡器采用外接石英晶体作为其频率基准的基础。或者， LVCMOS的COM
兼容的时钟信号可被用作PLL的参考信号。内部晶体振荡器的频率由一个可选分
除法器，然后通过PLL相乘。在PLL中的VCO工作的范围内的1360年至二七二零年兆赫。它的输出端通过定标
由任一予构成的分压器
2
C或并行接口。晶体振荡器频率f
XTAL
时，PLL预分频因子P ，则
反馈分频器M及PLL后分频器确定的输出频率。 PLL的反馈路径内部。
该PLL后分频，N是任我配置
2
C或并行接口，并可以提供的6分频比1 （2，
4，8， 16 ，32， 64）。这个除法器延伸部分的性能，同时提供一个占空比为50％ 。高频输出中，Q
A
和Q
B
，是差分并且能够驱动一对传输线端接50
到V
CC
- 2.0 V的第二高频
昆西输出，Q
B
，可以被配置为在任一1x或时钟频率或第一输出的1/ 2×运行（Q
A
） 。正电源
电压为内部PLL从作为核心逻辑和输出驱动器，以减少噪声引起的抖动的电源分离。
配置逻辑有两部分：我
2
C和平行。并行接口使用的值在M [ 9：0] ，NA [ 2：0] ，NB，和P
并行输入配置内部PLL分频器。并行编程接口通过串行I具有优先
2
C接口。该
串行接口是我
2
IC兼容，并提供读取和写入访问内部PLL配置寄存器。的锁定状态
PLL通过LVCMOS兼容LOCK输出指示。
本文件包含一个新的产品的特定信息。
规格书中信息如有变更，恕不另行通知
.
摩托罗拉公司2004年
欲了解更多有关该产品，
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飞思卡尔半导体公司
MPC92432
表1.信号配置
针
XTAL1 ， XTAL2
REF_CLK
REF_SEL
QA
QB
LOCK
M[9:0]
NA [2：0 ]
NB
I / O
输入
输入
输入
产量
产量
产量
输入
输入
输入
输入
输入
I / O
输入
输入
输入
输入
输入
输入
供应
供应
类似物
LVCMOS
LVCMOS
差分LVPECL
差分LVPECL
LVCMOS
LVCMOS
LVCMOS
LVCMOS
LVCMOS
LVCMOS
LVCMOS
LVCMOS
LVCMOS
LVCMOS
LVCMOS
LVCMOS
LVCMOS
地
V
CC
V
CC
TYPE
晶体振荡器接口
PLL外部基准输入
选择的参考时钟输入
高频时钟输出
高频时钟输出
PLL锁定指示灯
PLL反馈分频器配置
输出QA PLL后分频器的配置
输出QB PLL后分频器的配置
PLL预分频器的配置
选择编程接口
I
2
C数据
I
2
时钟
在我的可选择的两个位
2
I2C从地址
选择静态电路旁路模式
工厂测试模式使能。这个输入必须在所有应用中被设置为逻辑低电平
该装置。
输出QX在逻辑低状态禁用
器件的主复位
负电源
为PLL正电源（模拟电源） 。它建议使用
外部RC滤波器的模拟电源引脚V
CC_PLL
.
对于I / O和内核电源正极
功能
飞思卡尔半导体公司...
P
P_LOAD
SDA
SCL
ADR [1：0 ]
绕行
TEST_EN
CLK_STOPx
MR
GND
V
CC_PLL
V
CC
供应
时序解决方案
3
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MPC92432
表2.功能表
控制
输入
REF_SEL
M[9:0]
NA [2：0 ]
NB
P
PLOAD
1
01 1111 0100b
2
010
0
1
0
选择REF_CLK输入作为PLL的参考时钟
选择XTAL接口作为PLL的参考时钟
默认
1
0
1
PLL反馈分频器（ 10位）的并行编程接口
PLL后分频并行编程接口。看
表9
PLL后分频并行编程接口。看
表10
PLL预分频并行编程接口。看
表8
选择并行编程接口。该
内部PLL分频设置（男， NA ， NB和P ）是
等于的硬件引脚的设置。离开
男， NA ， NB和P管脚开路（浮动）的结果是
默认PLL配置和f
OUT
= 250兆赫。看
应用程序/编程部分。
地址位= 0
SEE
编程MPC92432
选择串行（I
2
C）编程接口。该
内部PLL分频设置（男， NA ， NB和P ）设定
和读通过串行接口。
飞思卡尔半导体公司...
ADR [1：0 ]
SDA，SCL
绕行
00
地址位= 1
1
PLL旁路功能
f
QA
=f
REF
÷ N
A
和
f
QB
=f
REF
÷ (N
A
· N
B
)
应用模式。测试模式禁用。
输出QX在逻辑低状态时禁用。同步
如果NB = 0禁止只保证。
PLL功能启用
f
QA
= (f
REF
÷ P） ·男÷N
A
和
f
QB
= (f
REF
÷ P） ·男÷ （N
A
· N
B
)
工厂测试模式被激活
QX输出是同步启用
TEST_EN
CLK_STOPx
MR
0
1
该装置被复位。输出频率是零，该PLL试图锁定到参考信号。
经t
LOCK
规范适用。
输出是异步强制为逻辑低电平
状态。
释放复位（ MR时的上升沿后
独立于PLOAD的状态）， MPC92432
读取并行接口（男， NA ， NB ，P）上
获取有效的启动频率配置。看
应用程序/编程部分。
输出
LOCK
1.
2.
PLL未锁定
PLL频率被锁定
默认状态是由内部输入上拉或75 kΩ的上拉和下拉电阻设定
当f
REF
= 16兆赫，默认配置将导致250兆赫的输出频率
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4
时序解决方案
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MPC92432
表3.一般规格
符号
V
TT
MM
HBM
LU
C
IN
θ
JA
特征
输出端接电压
ESD保护（机器型号）
ESD保护（人体模型）
闭锁抗扰度
输入电容
热阻结到环境
JESD 51-3 ，单层测试板
民
—
200
2000
200
—
—
典型值
V
CC
– 2
—
—
—
4.0
—
最大
—
—
—
—
—
待定
单位
V
V
V
mA
pF
° C / W
自然对流
100英尺/分
200英尺/分钟
400英尺/分钟
800英尺/分钟
自然对流
100英尺/分
200英尺/分钟
400英尺/分钟
800英尺/分钟
—
—
待定
° C / W
MIL- SPEC 883E
方法1012.1
输入
条件
飞思卡尔半导体公司...
JESD 51-6 ， 2S2P多层电路板测试
θ
JC
LQFP 32热阻结到外壳
表4.绝对最大额定值
1
符号
V
CC
V
IN
V
OUT
I
IN
I
OUT
T
S
1.
电源电压
直流输入电压
直流输出电压
DC输入电流
直流输出电流
储存温度
特征
民
–0.3
–0.3
–0.3
—
—
–65
最大
3.9
V
CC
+0.3
V
CC
+0.3
±20
±50
125
单位
V
V
V
mA
mA
°C
条件
绝对最大额定值连续的超出这可能会损坏设备的最大值。暴露于这些条件
或超出指定的条件可能器件的可靠性产生不利影响。在绝对最大额定条件下的功能操作不
暗示。
时序解决方案
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订单号： MPC92432
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产品预览
1360 MHz双输出LVPECL
时钟合成器
该MPC92432是兼容3.3V ，基于PLL时钟合成器的目标
高性能时钟产生中档高性能
电信，网络和计算应用。随着输出频率
从21.25 MHz到1360 MHz和两个差分PECL输出的支持
信号，该设备满足最苛刻的时钟应用的需求。
特点
MPC92432
1360兆赫低电压
时钟合成器
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21.25兆赫至1360兆赫合成时钟输出信号
两个差分LVPECL兼容的高频输出
通过2线I输出频率可编程
2
C总线或并行
接口
片上晶体振荡器的参考频率产生
另类LVCMOS兼容的参考时钟输入
为两路输出同步时钟停止功能
LOCK指示灯输出（ LVCMOS ）
LVCMOS兼容控制输入
完全集成的PLL
3.3 V电源
48引脚LQFP
SiGe技术
环境温度范围： -40 ° C至+ 85°C
SCALE 2 ： 1
FA后缀
48引脚LQFP封装
CASE 932
应用
可编程时钟源服务器，计算机和电信系统
频率容限
振荡器替代
功能说明
该MPC92432是一个可编程的高频时钟源（时钟合成器） 。内部PLL产生的高频
基于一个低频参考信号的输出信号。输出信号的频率是可编程的，并且是可以改变的
在频率裕量的目的苍蝇。
内部晶体振荡器采用外接石英晶体作为其频率基准的基础。或者， LVCMOS的COM
兼容的时钟信号可被用作PLL的参考信号。内部晶体振荡器的频率由一个可选分
除法器，然后通过PLL相乘。在PLL中的VCO工作的范围内的1360年至二七二零年兆赫。它的输出端通过定标
由任一予构成的分压器
2
C或并行接口。晶体振荡器频率f
XTAL
时，PLL预分频因子P ，则
反馈分频器M及PLL后分频器确定的输出频率。 PLL的反馈路径内部。
该PLL后分频，N是任我配置
2
C或并行接口，并可以提供的6分频比1 （2，
4，8， 16 ，32， 64）。这个除法器延伸部分的性能，同时提供一个占空比为50％ 。高频输出中，Q
A
和Q
B
，是差分并且能够驱动一对传输线端接50
到V
CC
- 2.0 V的第二高频
昆西输出，Q
B
，可以被配置为在任一1x或时钟频率或第一输出的1/ 2×运行（Q
A
） 。正电源
电压为内部PLL从作为核心逻辑和输出驱动器，以减少噪声引起的抖动的电源分离。
配置逻辑有两部分：我
2
C和平行。并行接口使用的值在M [ 9：0] ，NA [ 2：0] ，NB，和P
并行输入配置内部PLL分频器。并行编程接口通过串行I具有优先
2
C接口。该
串行接口是我
2
IC兼容，并提供读取和写入访问内部PLL配置寄存器。的锁定状态
PLL通过LVCMOS兼容LOCK输出指示。
本文件包含一个新的产品的特定信息。
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表1.信号配置
针
XTAL1 ， XTAL2
REF_CLK
REF_SEL
QA
QB
LOCK
M[9:0]
NA [2：0 ]
NB
I / O
输入
输入
输入
产量
产量
产量
输入
输入
输入
输入
输入
I / O
输入
输入
输入
输入
输入
输入
供应
供应
类似物
LVCMOS
LVCMOS
差分LVPECL
差分LVPECL
LVCMOS
LVCMOS
LVCMOS
LVCMOS
LVCMOS
LVCMOS
LVCMOS
LVCMOS
LVCMOS
LVCMOS
LVCMOS
LVCMOS
LVCMOS
地
V
CC
V
CC
TYPE
晶体振荡器接口
PLL外部基准输入
选择的参考时钟输入
高频时钟输出
高频时钟输出
PLL锁定指示灯
PLL反馈分频器配置
输出QA PLL后分频器的配置
输出QB PLL后分频器的配置
PLL预分频器的配置
选择编程接口
I
2
C数据
I
2
时钟
在我的可选择的两个位
2
I2C从地址
选择静态电路旁路模式
工厂测试模式使能。这个输入必须在所有应用中被设置为逻辑低电平
该装置。
输出QX在逻辑低状态禁用
器件的主复位
负电源
为PLL正电源（模拟电源） 。它建议使用
外部RC滤波器的模拟电源引脚V
CC_PLL
.
对于I / O和内核电源正极
功能
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P
P_LOAD
SDA
SCL
ADR [1：0 ]
绕行
TEST_EN
CLK_STOPx
MR
GND
V
CC_PLL
V
CC
供应
时序解决方案
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表2.功能表
控制
输入
REF_SEL
M[9:0]
NA [2：0 ]
NB
P
PLOAD
1
01 1111 0100b
2
010
0
1
0
选择REF_CLK输入作为PLL的参考时钟
选择XTAL接口作为PLL的参考时钟
默认
1
0
1
PLL反馈分频器（ 10位）的并行编程接口
PLL后分频并行编程接口。看
表9
PLL后分频并行编程接口。看
表10
PLL预分频并行编程接口。看
表8
选择并行编程接口。该
内部PLL分频设置（男， NA ， NB和P ）是
等于的硬件引脚的设置。离开
男， NA ， NB和P管脚开路（浮动）的结果是
默认PLL配置和f
OUT
= 250兆赫。看
应用程序/编程部分。
地址位= 0
SEE
编程MPC92432
选择串行（I
2
C）编程接口。该
内部PLL分频设置（男， NA ， NB和P ）设定
和读通过串行接口。
飞思卡尔半导体公司...
ADR [1：0 ]
SDA，SCL
绕行
00
地址位= 1
1
PLL旁路功能
f
QA
=f
REF
÷ N
A
和
f
QB
=f
REF
÷ (N
A
· N
B
)
应用模式。测试模式禁用。
输出QX在逻辑低状态时禁用。同步
如果NB = 0禁止只保证。
PLL功能启用
f
QA
= (f
REF
÷ P） ·男÷N
A
和
f
QB
= (f
REF
÷ P） ·男÷ （N
A
· N
B
)
工厂测试模式被激活
QX输出是同步启用
TEST_EN
CLK_STOPx
MR
0
1
该装置被复位。输出频率是零，该PLL试图锁定到参考信号。
经t
LOCK
规范适用。
输出是异步强制为逻辑低电平
状态。
释放复位（ MR时的上升沿后
独立于PLOAD的状态）， MPC92432
读取并行接口（男， NA ， NB ，P）上
获取有效的启动频率配置。看
应用程序/编程部分。
输出
LOCK
1.
2.
PLL未锁定
PLL频率被锁定
默认状态是由内部输入上拉或75 kΩ的上拉和下拉电阻设定
当f
REF
= 16兆赫，默认配置将导致250兆赫的输出频率
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表3.一般规格
符号
V
TT
MM
HBM
LU
C
IN
θ
JA
特征
输出端接电压
ESD保护（机器型号）
ESD保护（人体模型）
闭锁抗扰度
输入电容
热阻结到环境
JESD 51-3 ，单层测试板
民
—
200
2000
200
—
—
典型值
V
CC
– 2
—
—
—
4.0
—
最大
—
—
—
—
—
待定
单位
V
V
V
mA
pF
° C / W
自然对流
100英尺/分
200英尺/分钟
400英尺/分钟
800英尺/分钟
自然对流
100英尺/分
200英尺/分钟
400英尺/分钟
800英尺/分钟
—
—
待定
° C / W
MIL- SPEC 883E
方法1012.1
输入
条件
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JESD 51-6 ， 2S2P多层电路板测试
θ
JC
LQFP 32热阻结到外壳
表4.绝对最大额定值
1
符号
V
CC
V
IN
V
OUT
I
IN
I
OUT
T
S
1.
电源电压
直流输入电压
直流输出电压
DC输入电流
直流输出电流
储存温度
特征
民
–0.3
–0.3
–0.3
—
—
–65
最大
3.9
V
CC
+0.3
V
CC
+0.3
±20
±50
125
单位
V
V
V
mA
mA
°C
条件
绝对最大额定值连续的超出这可能会损坏设备的最大值。暴露于这些条件
或超出指定的条件可能器件的可靠性产生不利影响。在绝对最大额定条件下的功能操作不
暗示。
时序解决方案
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