飞思卡尔半导体公司
技术参数
MPC755EC
6.1修订版， 2005年1月
MPC755
RISC微处理器
硬件规格
本文主要涉及的MPC755 ;
然而，除非另有说明，所有的信息在这里也适用
在MPC745 。在MPC755和MPC745是PowerPC的
微处理器。在MPC755和MPC745减少
指令集计算（RISC ），该微处理器执行
PowerPC指令集架构。本文档介绍
在MPC755的相关物理特性。对于功能
该处理器的特征，请参考
MPC750 RISC
微处理器系列用户手册。
要查找任何已发布勘误或更新本文档，请参阅
该网站http://www.freescale.com 。
1.
2.
3.
4.
5.
6.
7.
8.
9.
10.
目录
概述。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 2
特色： 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 4
常规参数。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 6
电气和热特性。 。 。 。 。 。 。 。 。 。 。 。 7
引脚分配。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 24
引脚排列列表。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 26
包装说明。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 31
系统设计信息。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 36
文档修订历史记录。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 50
订购信息。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 52
飞思卡尔半导体公司2004版权所有。
概观
1
概观
在MPC755是针对低成本，低功耗的系统，并支持以下电源管理
特点 - 打盹，小睡，睡眠和动态电源管理。在MPC755由一个处理器内核和一个中
内部L2标记结合专用的L2高速缓存接口和一个60X总线。在MPC745是相同的
MPC755除了它不支持L2高速缓存接口。
图1
示出了MPC755的框图。
MPC755 RISC微处理器硬件规格，版本6.1
2
飞思卡尔半导体公司
指令单元
提取程序
BTIC
64-Entry
BHT
ITLB
SR的
（影子）
IBAT
ARRAY
CTR
LR
标签
飞思卡尔半导体公司
分支处理
单位
指令MMU
128-Bit
（ 4说明）
指令队列
(6-Word)
32-Kbyte
我缓存
派遣单位
64-Bit
（ 2说明）
保留站
GPR文件
重命名缓冲区
(6)
32-Bit
加载/存储单元
保留站
保留站
(2-Entry)
FPR文件
重命名缓冲区
(6)
64-Bit
保留站
整数单元2
系统寄存器
单位
64-Bit
附加功能
时基计数器/递减器
时钟乘法器
JTAG / COP接口
热/电源管理
性能监视器
2指令
保留站
整数单元1
+
（ EA计算）
存储队列
浮点数
单位
+
×
÷
+
CR
32-Bit
+
×
÷
FPSCR
FPSCR
图1. MPC755框图
PA
数据MMU
SR的
（原创）
DBAT
ARRAY
DTLB
32-Bit
EA
60X总线接口单元
64-Bit
取指令队列
L1 Castout队列
标签
32-Kbyte
缓存
数据加载队列
L2总线接口
单位
L2 Castout队列
MPC755 RISC微处理器硬件规格，版本6.1
32位地址总线
32位/ 64位数据总线
17位L2地址总线
64位L2数据总线
完成单元
重排序缓冲区
(6-Entry)
L2控制器
L2CR
L2标签
不是在MPC745
概观
3
特点
2
特点
分支处理单元
- 每个时钟周期的指令四取
- 每个周期的一个分支处理（加分辨两个猜测）
- 最多一个推测数据流中执行，以获取一个额外的投机性流
- 512项分支历史表（ BHT ）进行动态预测
- 64项， 4路组相联的分支目标指令缓存（ BTIC ）消除分支延迟
老虎机
派遣单位
- 完整的硬件检测的依赖（在执行单元解决）
- 调度了两个指令以六个独立的单元（系统中，分支，加载/存储，定点单元1中，
定点单元2 ，浮点）
- 控制序列化（ predispatch ，执行postDispatch ，执行串行化）
解码
- 注册文件访问
- 转发控制
- 部分指令解码
竣工
- 六录入完成缓冲器
- 指令跟踪和峰值完成每个周期两条指令
- 完成的程序顺序的指令，同时支持乱序指令执行，
完成序列化，并且所有的指令流的变化
共用32个GPR的整数运算定点单位（ FXUs ）
- 定点单元1 （ FXU1 ） -multiply ，隔膜，平移，旋转，算术，逻辑
- 定点单元2 （ FXU2 ） -Shift ，旋转，算术，逻辑
- 单周期运算，移位，旋转，逻辑
- 乘法和除法（多循环）
- 早出乘
浮点单元和32项FPR文件
- 支持IEEE标准754的单精度和双精度浮点运算
- 对于除法硬件支持
- 对非规格化数硬件支持
- 单次入境保留站
- 支持非IEEE模式，时间要求严格的操作
- 三个周期的延迟，一个周期的吞吐量，单精度乘加
- 三周期的延迟，单周期的吞吐量，双精度加
MPC755 RISC微处理器硬件规格，版本6.1
本节总结了实施MPC755 PowerPC架构的特点。主要特点
在MPC755如下：
4
飞思卡尔半导体公司
特点
- 四周期的延迟，两个周期的吞吐量，双精度乘加
系统单元
- 执行CR逻辑指令及其他系统的说明
- 特殊寄存器传输指令
加载/存储单元
- 单周期加载或存储高速缓存访问（字节，半字，字，双字）
- 有效地址生成
- 在未命中命中（一个未命中）
- 在双字边界单周期对齐访问
- 对齐，零填充，符号扩展为整数寄存器文件
- 浮点内部格式转换（定位，归一化）
- 排序的加载/存储倍数和字符串操作
- 存储聚会
- Cache和指令TLB
- BIG-和little-endian字节寻址支持
1级高速缓存结构
- 32K ， 32字节的行， 8路组相联指令高速缓存（ IL 1 ）
- 32K ， 32字节的行， 8路组相联数据缓存（ DL1 ）
- 缓存锁定为指令和数据高速缓存，选择由组的方式
- 单周期的高速缓存访问
- 伪最近最少使用（ PLRU ）更换
- 复制回或直写式高速缓存的数据（在页面上按页）
- MEI数据高速缓存一致性维护硬件
- 非阻塞指令和数据高速缓存（一个优秀的下命中小姐）
- 指令高速缓冲存储器的任何窥探
二级（L2 ）高速缓存接口（未在MPC745实现）
- 内部L2高速缓存控制器和标签;外部数据的SRAM
- 256K ， 512K和1兆字节的两路组相联的二级缓存的支持
- 复制回或直写式高速缓存的数据（以页为单位，或所有L2）
- 指令-only模式和数据-only模式
- 64字节（ 256K / 512K ）或128字节（ 1M）扇形线大小
- 支持流过（寄存器缓冲）同步BurstRAMs ，流水线（登记注册）
同步BurstRAMs （ 3-1-1-1或4-1-1-1 strobeless ）和流水线（注册登记）后写入
同步BurstRAMs
- 可配置的L2高速缓存，私有内存，或拆分缓存/专用内存
- 支持÷ 1 ， ÷ 1.5 ÷ 2 ÷ 2.5和÷ 3芯到L2频率除数
- 64位的数据总线
- 2.5和3.3 V可选接口电压
MPC755 RISC微处理器硬件规格，版本6.1
飞思卡尔半导体公司
5
飞思卡尔半导体公司
技术参数
MPC755EC
6.1修订版， 2005年1月
MPC755
RISC微处理器
硬件规格
本文主要涉及的MPC755 ;
然而，除非另有说明，所有的信息在这里也适用
在MPC745 。在MPC755和MPC745是PowerPC的
微处理器。在MPC755和MPC745减少
指令集计算（RISC ），该微处理器执行
PowerPC指令集架构。本文档介绍
在MPC755的相关物理特性。对于功能
该处理器的特征，请参考
MPC750 RISC
微处理器系列用户手册。
要查找任何已发布勘误或更新本文档，请参阅
该网站http://www.freescale.com 。
1.
2.
3.
4.
5.
6.
7.
8.
9.
10.
目录
概述。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 2
特色： 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 4
常规参数。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 6
电气和热特性。 。 。 。 。 。 。 。 。 。 。 。 7
引脚分配。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 24
引脚排列列表。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 26
包装说明。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 31
系统设计信息。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 36
文档修订历史记录。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 50
订购信息。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 52
飞思卡尔半导体公司2004版权所有。
概观
1
概观
在MPC755是针对低成本，低功耗的系统，并支持以下电源管理
特点 - 打盹，小睡，睡眠和动态电源管理。在MPC755由一个处理器内核和一个中
内部L2标记结合专用的L2高速缓存接口和一个60X总线。在MPC745是相同的
MPC755除了它不支持L2高速缓存接口。
图1
示出了MPC755的框图。
MPC755 RISC微处理器硬件规格，版本6.1
2
飞思卡尔半导体公司
指令单元
提取程序
BTIC
64-Entry
BHT
ITLB
SR的
（影子）
IBAT
ARRAY
CTR
LR
标签
飞思卡尔半导体公司
分支处理
单位
指令MMU
128-Bit
（ 4说明）
指令队列
(6-Word)
32-Kbyte
我缓存
派遣单位
64-Bit
（ 2说明）
保留站
GPR文件
重命名缓冲区
(6)
32-Bit
加载/存储单元
保留站
保留站
(2-Entry)
FPR文件
重命名缓冲区
(6)
64-Bit
保留站
整数单元2
系统寄存器
单位
64-Bit
附加功能
时基计数器/递减器
时钟乘法器
JTAG / COP接口
热/电源管理
性能监视器
2指令
保留站
整数单元1
+
（ EA计算）
存储队列
浮点数
单位
+
×
÷
+
CR
32-Bit
+
×
÷
FPSCR
FPSCR
图1. MPC755框图
PA
数据MMU
SR的
（原创）
DBAT
ARRAY
DTLB
32-Bit
EA
60X总线接口单元
64-Bit
取指令队列
L1 Castout队列
标签
32-Kbyte
缓存
数据加载队列
L2总线接口
单位
L2 Castout队列
MPC755 RISC微处理器硬件规格，版本6.1
32位地址总线
32位/ 64位数据总线
17位L2地址总线
64位L2数据总线
完成单元
重排序缓冲区
(6-Entry)
L2控制器
L2CR
L2标签
不是在MPC745
概观
3
特点
2
特点
分支处理单元
- 每个时钟周期的指令四取
- 每个周期的一个分支处理（加分辨两个猜测）
- 最多一个推测数据流中执行，以获取一个额外的投机性流
- 512项分支历史表（ BHT ）进行动态预测
- 64项， 4路组相联的分支目标指令缓存（ BTIC ）消除分支延迟
老虎机
派遣单位
- 完整的硬件检测的依赖（在执行单元解决）
- 调度了两个指令以六个独立的单元（系统中，分支，加载/存储，定点单元1中，
定点单元2 ，浮点）
- 控制序列化（ predispatch ，执行postDispatch ，执行串行化）
解码
- 注册文件访问
- 转发控制
- 部分指令解码
竣工
- 六录入完成缓冲器
- 指令跟踪和峰值完成每个周期两条指令
- 完成的程序顺序的指令，同时支持乱序指令执行，
完成序列化，并且所有的指令流的变化
共用32个GPR的整数运算定点单位（ FXUs ）
- 定点单元1 （ FXU1 ） -multiply ，隔膜，平移，旋转，算术，逻辑
- 定点单元2 （ FXU2 ） -Shift ，旋转，算术，逻辑
- 单周期运算，移位，旋转，逻辑
- 乘法和除法（多循环）
- 早出乘
浮点单元和32项FPR文件
- 支持IEEE标准754的单精度和双精度浮点运算
- 对于除法硬件支持
- 对非规格化数硬件支持
- 单次入境保留站
- 支持非IEEE模式，时间要求严格的操作
- 三个周期的延迟，一个周期的吞吐量，单精度乘加
- 三周期的延迟，单周期的吞吐量，双精度加
MPC755 RISC微处理器硬件规格，版本6.1
本节总结了实施MPC755 PowerPC架构的特点。主要特点
在MPC755如下：
4
飞思卡尔半导体公司
特点
- 四周期的延迟，两个周期的吞吐量，双精度乘加
系统单元
- 执行CR逻辑指令及其他系统的说明
- 特殊寄存器传输指令
加载/存储单元
- 单周期加载或存储高速缓存访问（字节，半字，字，双字）
- 有效地址生成
- 在未命中命中（一个未命中）
- 在双字边界单周期对齐访问
- 对齐，零填充，符号扩展为整数寄存器文件
- 浮点内部格式转换（定位，归一化）
- 排序的加载/存储倍数和字符串操作
- 存储聚会
- Cache和指令TLB
- BIG-和little-endian字节寻址支持
1级高速缓存结构
- 32K ， 32字节的行， 8路组相联指令高速缓存（ IL 1 ）
- 32K ， 32字节的行， 8路组相联数据缓存（ DL1 ）
- 缓存锁定为指令和数据高速缓存，选择由组的方式
- 单周期的高速缓存访问
- 伪最近最少使用（ PLRU ）更换
- 复制回或直写式高速缓存的数据（在页面上按页）
- MEI数据高速缓存一致性维护硬件
- 非阻塞指令和数据高速缓存（一个优秀的下命中小姐）
- 指令高速缓冲存储器的任何窥探
二级（L2 ）高速缓存接口（未在MPC745实现）
- 内部L2高速缓存控制器和标签;外部数据的SRAM
- 256K ， 512K和1兆字节的两路组相联的二级缓存的支持
- 复制回或直写式高速缓存的数据（以页为单位，或所有L2）
- 指令-only模式和数据-only模式
- 64字节（ 256K / 512K ）或128字节（ 1M）扇形线大小
- 支持流过（寄存器缓冲）同步BurstRAMs ，流水线（登记注册）
同步BurstRAMs （ 3-1-1-1或4-1-1-1 strobeless ）和流水线（注册登记）后写入
同步BurstRAMs
- 可配置的L2高速缓存，私有内存，或拆分缓存/专用内存
- 支持÷ 1 ， ÷ 1.5 ÷ 2 ÷ 2.5和÷ 3芯到L2频率除数
- 64位的数据总线
- 2.5和3.3 V可选接口电压
MPC755 RISC微处理器硬件规格，版本6.1
飞思卡尔半导体公司
5
QQ：2880707522 复制
