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飞思卡尔半导体公司

MPC750/D

（摩托罗拉订单号）

8/97

飞思卡尔半导体公司...

超前信息

MPC750 RISC微处理器

技术摘要

本文给出了MPC750和MPC740微处理器功能的概述，

其中示出了主要的功能组件的框图。它总结了

在MPC750和MPC740处理器执行的PowerPC架构的特定连接的阳离子

并介绍了处理器的特定网络C的特征不是去网络由PowerPC架构定义。

本文由两部分组成：

第1部分“ MPC750微处理器概述”提供了MPC750的概述

功能，包括示出的主要功能组件的框图。

第2部分“ MPC750微处理器：实施”介绍了PowerPC

建筑一般，并提供有关的MPC750特定网络连接C说明作为低

电源， 32位实现PowerPC架构的。

MPC750技术摘要

除非另有说明，本文件中给MPC750引用向MPC740 。

在MPC750不同于MPC740主要是在其广泛的二级缓存的支持。

要查找任何已发布勘误或更新本文档，请访问网站：

http://www.mot.com/powerpc/ 。

PowerPC的名称是一个注册商标， PowerPC的标识是国际商业机器公司的注册商标

根据从国际商业机器公司授权使用摩托罗拉。

本文件包含有关正在开发的新产品，摩托罗拉的信息。摩托罗拉公司保留随时更改或向右

终止本产品，恕不另行通知。

欲了解更多有关该产品，

转到： www.freescale.com

飞思卡尔半导体公司

第1 MPC750微处理器概述

本节描述的功能和MPC750的一般操作，并提供一个框图

展示的主要功能单元。在MPC750是PowerPC微处理器系列的实现

精简指令集计算机（RISC）微处理器。在MPC750实现了32比特部

PowerPC体系结构，它提供了32位有效地址的8位整数数据类型，16，和32的

位和32位和64位浮点数的数据类型。在MPC750是一个超标量处理器，它可以

同时完成两个指令。它包括以下6个执行单元：

浮点单元（ FPU ）

转移处理单元（ BPU ）

系统寄存器单元（SRU ）

加载/存储单元（ LSU ）

2个整数单元（学联）： IU1执行所有整数指令。 IU2执行所有整数指令

除乘法和除法指令。

飞思卡尔半导体公司...

以并行执行多个指令的能力和使用简单的指令以快速执行

次，得到高英法fi效率和吞吐量MPC750为基础的系统。大多数的整数指令执行中

一个时钟周期。该FPU的流水线，它执行被分解为子任务的各项任务，实现三个

连续的阶段。通常情况下，一个浮点数指令可以一次只占据了三个阶段之一，

释放前一阶段工作，对下一浮点数指令。因此，三个单精度

浮点数指令可以在FPU一次执行阶段。双精度加指令有

三周期的延迟;双精度乘法和乘加指令有4个周期的延迟。

图1示出的执行单元并行组织（阴影在图中）。指示部

获取，调度，并预测分支指令。注意，这是一个概念上的模型，该模型示出了基本的

功能而不是试图展示功能如何物理实现的。

在MPC750具有独立的片上32字节， 8路组相联，物理寻址缓存

指令和数据，并独立指令和数据的存储器管理单元（MMU ）。每

MMU有128项，两路组相联的转换后备缓冲器（ DTLB和ITLB ），节省

最近使用的页的地址转换。块地址的转换是通过四输入指令完成

和数据块地址转换（ IBAT和DBAT ）阵列，德网络定义的PowerPC架构。中

块的翻译，有效的地址被同时全部四个BAT条目进行比较。

L2高速缓存都与一个芯片上，双向，组相联的标记存储器实现的，并与外部，

同步SRAM用于数据存储。外部的SRAM是通过一个专用的L2高速缓存端口进行访问

最多支持同步SRAM的1兆字节的单一银行。 L2高速缓存接口是不

在MPC740实现。

该MPC750有一个32位地址总线和64位数据总线。多台设备争夺系统资源

通过中央的外部仲裁者。在MPC750的三态缓存一致性协议（ MEI ）支持

独家，莫迪网络版，和无效的状态，一个兼容子集的MESI （莫迪网络版/独家/共享/无效）

四态协议，它工作的连贯与四个国家的缓存系统。在MPC750支持

单拍和突发数据传输的内存访问和内存映射I / O操作。

在MPC750有四个软件控制的省电模式。三个静态模式，打盹，打盹和睡眠，

逐步降低功耗。当功能单元是空闲的，动态功率管理模式

导致这些单位自动进入低功耗模式，而不会影响运行性能，

软件执行，或外部硬件。在MPC750还提供了一种热辅助单元（ TAU）和一种方式

以减少指令读取速率，用于限制功耗。

在MPC750采用先进的CMOS工艺技术，并与TTL器件完全兼容。

MPC750 RISC微处理器技术总结

欲了解更多有关该产品，

转到： www.freescale.com

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指令单元

提取程序

BTIC

指令队列

（ 6字）

64项

BHT

ITLB

IBAT

ARRAY

SR的

（影子）

CTR

指令MMU

分支处理

单位

128-Bit

（ 4说明）

附加功能

时基计数器/递减器

时钟乘法器

JTAG / COP接口

热/电源管理

性能监视器

2指令

派遣单位

64-Bit

（ 2说明）

标签

32-Kbyte

我缓存

保留站

GPR文件

重命名缓冲区

(6)

整数单元2

系统寄存器

单位

32-Bit

加载/存储单元

保留站

（ 2项）

FPR文件

重命名缓冲区

(6)

64-Bit

保留站

整数单元1

（ EA计算）

存储队列

浮点数

单位

+ x

32-Bit

+ x

FPSCR

数据MMU

SR的

（原创）

DBAT

ARRAY

DTLB

60X总线接口单元

64-Bit

取指令队列

L1 Castout队列

标签

32-Kbyte

缓存

数据加载队列

L2总线接口

单位

L2 Castout队列

L2控制器

L2CR

32位地址总线

32位/ 64位数据总线

17位L2地址总线

64位L2数据总线

L2标签

不是在MPC740

MPC750 RISC微处理器技术总结

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图1. MPC750微处理器框图

飞思卡尔半导体公司

完成单元

重排序缓冲区

（ 6项）

飞思卡尔半导体公司

1.1 MPC750微处理器特点

本节列出了MPC750的功能。这些特征的相互关系示于图1 。

的MPC750微处理器功能1.1.1概述

是MPC750的主要特点如下：

高性能，超标量微处理器

- 多达四条指令可从每个时钟周期的指令高速缓冲存储器可读取

- 多达两个指令能够在每个时钟出动

- 多达六条指令，每个时钟可以执行（其中包括两个整数指令）

- 单时钟周期执行的指令最多

六个独立的执行单元和两个寄存器连接LES

- BPU具有静态和动态的分支预测

- 64项（ 16集， 4路组相联）的分支目标指令缓存（ BTIC ），高速缓存

的已在分支/循环码序列所遇到的分支指令。如果目标

指令是在BTIC ，它取到指令队列配置一个周期比它可以更快地

从指令高速缓冲存储器提供。通常，如果一个取访问命中BTIC ，它

提供网络连接第一个目标流中两个指令。

- 512项分支历史表（ BHT ）与每个条目两位为四个层次prediction-的

未采取坚决不采取，采取坚决采取

- 分支指令不更新计数寄存器（ CTR）或链接寄存器（ LR ）的

从指令流中除去。

- 两个整数单元（国际单位）的股份32个GPR整数运算

- IU1可以执行任意整数指令。

- IU2可以执行除乘法整数指令和除法指令（乘法，

鸿沟，平移，旋转，算术和逻辑指令）。在执行大多数指令

在IU2需要一个周期来执行。该IU2具有单条目保留站。

- 三级FPU

- 完全IEEE 754兼容FPU为单精度和双精度运算

- 支持非IEEE模式，时间要求严格的操作

- 对非规格化数硬件支持

- 单次入境保留站

- 第三个64位的FPR为单或双精度操作数

- 两阶段LSU

- 二项保留站

- 单周期，流水线的高速缓存访问

- 专用加法器进行EA的计算

- 执行的浮点数数据对齐和精度转换

- 执行对齐和符号扩展的整数数据

- 三进入店内排队

- 同时支持大端和小端模式

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MPC750 RISC微处理器技术总结

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- SRU处理其他指令

- 执行CR逻辑，并移动到/从SPR的指令移动（

的mtspr

和

mfspr

)

- 单次入境保留站

重命名缓冲区

- 六GPR重命名缓冲区

- 六FPR重命名缓冲区

- 状态寄存器缓冲支持每两个时钟CR写

完成单元

- 完成单位退休，从六进入重排序缓冲区的指令（完成队列）

当所有的指令在它前面已经完成，该指令有网络连接nished执行，

并没有异常挂起。

飞思卡尔半导体公司...

- 担保顺序编程模型（精确异常模型）

- 监控所有调度的指令和他们的退休，为了

- 跟踪未解决的分支机构和FL ushes指令的分支预测失误

- 退役每时钟多达两个指令

独立的片上指令和数据高速缓存（哈佛结构）

- 32K字节， 8路组相联指令和数据缓存

- 伪最近最少使用（ PLRU ）替换算法

- 32字节（ 8字）的高速缓存块

- 物理索引/物理标记。（请注意， PowerPC体系结构是指物理

地址空间为真实地址空间）。

- 高速缓存回写或直写操作的可编程在每个页面或每个块为单位

- 指令高速缓存可提供每一个时钟四条指令;数据高速缓存可提供每两个字

时钟

- 缓存可以在软件中被禁用

- 缓存可以被锁定在软件

- 数据高速缓存一致性（ MEI ）维持在硬件

- 关键双字被提供给请求单元时，它被冲进线 -

科幻LL缓冲器。缓存是非阻塞的，因此它可在此操作过程中访问。

二级（L2 ）高速缓存接口（未在MPC740支持L2高速缓存接口）。

- 片上两路组相联的L2高速缓存控制器和标签

- 外部数据的SRAM

- 支持256字节， 512字节和1 MB的L2高速缓存

- 64字节（ 256字节/ 512字节）和128字节（ 1兆字节）扇形线大小

- 支持溢流通（寄存器缓冲），流水线（注册登记），和流水线后期写

（寄存器 - 寄存器）同步突发静态存储器

MPC750 RISC微处理器技术总结

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（摩托罗拉订单号）

8/97

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超前信息

MPC750 RISC微处理器

技术摘要

本文给出了MPC750和MPC740微处理器功能的概述，

其中示出了主要的功能组件的框图。它总结了

在MPC750和MPC740处理器执行的PowerPC架构的特定连接的阳离子

并介绍了处理器的特定网络C的特征不是去网络由PowerPC架构定义。

本文由两部分组成：

第1部分“ MPC750微处理器概述”提供了MPC750的概述

功能，包括示出的主要功能组件的框图。

第2部分“ MPC750微处理器：实施”介绍了PowerPC

建筑一般，并提供有关的MPC750特定网络连接C说明作为低

电源， 32位实现PowerPC架构的。

MPC750技术摘要

除非另有说明，本文件中给MPC750引用向MPC740 。

在MPC750不同于MPC740主要是在其广泛的二级缓存的支持。

要查找任何已发布勘误或更新本文档，请访问网站：

http://www.mot.com/powerpc/ 。

PowerPC的名称是一个注册商标， PowerPC的标识是国际商业机器公司的注册商标

根据从国际商业机器公司授权使用摩托罗拉。

本文件包含有关正在开发的新产品，摩托罗拉的信息。摩托罗拉公司保留随时更改或向右

终止本产品，恕不另行通知。

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第1 MPC750微处理器概述

本节描述的功能和MPC750的一般操作，并提供一个框图

展示的主要功能单元。在MPC750是PowerPC微处理器系列的实现

精简指令集计算机（RISC）微处理器。在MPC750实现了32比特部

PowerPC体系结构，它提供了32位有效地址的8位整数数据类型，16，和32的

位和32位和64位浮点数的数据类型。在MPC750是一个超标量处理器，它可以

同时完成两个指令。它包括以下6个执行单元：

浮点单元（ FPU ）

转移处理单元（ BPU ）

系统寄存器单元（SRU ）

加载/存储单元（ LSU ）

2个整数单元（学联）： IU1执行所有整数指令。 IU2执行所有整数指令

除乘法和除法指令。

飞思卡尔半导体公司...

以并行执行多个指令的能力和使用简单的指令以快速执行

次，得到高英法fi效率和吞吐量MPC750为基础的系统。大多数的整数指令执行中

一个时钟周期。该FPU的流水线，它执行被分解为子任务的各项任务，实现三个

连续的阶段。通常情况下，一个浮点数指令可以一次只占据了三个阶段之一，

释放前一阶段工作，对下一浮点数指令。因此，三个单精度

浮点数指令可以在FPU一次执行阶段。双精度加指令有

三周期的延迟;双精度乘法和乘加指令有4个周期的延迟。

图1示出的执行单元并行组织（阴影在图中）。指示部

获取，调度，并预测分支指令。注意，这是一个概念上的模型，该模型示出了基本的

功能而不是试图展示功能如何物理实现的。

在MPC750具有独立的片上32字节， 8路组相联，物理寻址缓存

指令和数据，并独立指令和数据的存储器管理单元（MMU ）。每

MMU有128项，两路组相联的转换后备缓冲器（ DTLB和ITLB ），节省

最近使用的页的地址转换。块地址的转换是通过四输入指令完成

和数据块地址转换（ IBAT和DBAT ）阵列，德网络定义的PowerPC架构。中

块的翻译，有效的地址被同时全部四个BAT条目进行比较。

L2高速缓存都与一个芯片上，双向，组相联的标记存储器实现的，并与外部，

同步SRAM用于数据存储。外部的SRAM是通过一个专用的L2高速缓存端口进行访问

最多支持同步SRAM的1兆字节的单一银行。 L2高速缓存接口是不

在MPC740实现。

该MPC750有一个32位地址总线和64位数据总线。多台设备争夺系统资源

通过中央的外部仲裁者。在MPC750的三态缓存一致性协议（ MEI ）支持

独家，莫迪网络版，和无效的状态，一个兼容子集的MESI （莫迪网络版/独家/共享/无效）

四态协议，它工作的连贯与四个国家的缓存系统。在MPC750支持

单拍和突发数据传输的内存访问和内存映射I / O操作。

在MPC750有四个软件控制的省电模式。三个静态模式，打盹，打盹和睡眠，

逐步降低功耗。当功能单元是空闲的，动态功率管理模式

导致这些单位自动进入低功耗模式，而不会影响运行性能，

软件执行，或外部硬件。在MPC750还提供了一种热辅助单元（ TAU）和一种方式

以减少指令读取速率，用于限制功耗。

在MPC750采用先进的CMOS工艺技术，并与TTL器件完全兼容。

MPC750 RISC微处理器技术总结

欲了解更多有关该产品，

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指令单元

提取程序

BTIC

指令队列

（ 6字）

64项

BHT

ITLB

IBAT

ARRAY

SR的

（影子）

CTR

指令MMU

分支处理

单位

128-Bit

（ 4说明）

附加功能

时基计数器/递减器

时钟乘法器

JTAG / COP接口

热/电源管理

性能监视器

2指令

派遣单位

64-Bit

（ 2说明）

标签

32-Kbyte

我缓存

保留站

GPR文件

重命名缓冲区

(6)

整数单元2

系统寄存器

单位

32-Bit

加载/存储单元

保留站

（ 2项）

FPR文件

重命名缓冲区

(6)

64-Bit

保留站

整数单元1

（ EA计算）

存储队列

浮点数

单位

+ x

32-Bit

+ x

FPSCR

数据MMU

SR的

（原创）

DBAT

ARRAY

DTLB

60X总线接口单元

64-Bit

取指令队列

L1 Castout队列

标签

32-Kbyte

缓存

数据加载队列

L2总线接口

单位

L2 Castout队列

L2控制器

L2CR

32位地址总线

32位/ 64位数据总线

17位L2地址总线

64位L2数据总线

L2标签

不是在MPC740

MPC750 RISC微处理器技术总结

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图1. MPC750微处理器框图

飞思卡尔半导体公司

完成单元

重排序缓冲区

（ 6项）

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1.1 MPC750微处理器特点

本节列出了MPC750的功能。这些特征的相互关系示于图1 。

的MPC750微处理器功能1.1.1概述

是MPC750的主要特点如下：

高性能，超标量微处理器

- 多达四条指令可从每个时钟周期的指令高速缓冲存储器可读取

- 多达两个指令能够在每个时钟出动

- 多达六条指令，每个时钟可以执行（其中包括两个整数指令）

- 单时钟周期执行的指令最多

六个独立的执行单元和两个寄存器连接LES

- BPU具有静态和动态的分支预测

- 64项（ 16集， 4路组相联）的分支目标指令缓存（ BTIC ），高速缓存

的已在分支/循环码序列所遇到的分支指令。如果目标

指令是在BTIC ，它取到指令队列配置一个周期比它可以更快地

从指令高速缓冲存储器提供。通常，如果一个取访问命中BTIC ，它

提供网络连接第一个目标流中两个指令。

- 512项分支历史表（ BHT ）与每个条目两位为四个层次prediction-的

未采取坚决不采取，采取坚决采取

- 分支指令不更新计数寄存器（ CTR）或链接寄存器（ LR ）的

从指令流中除去。

- 两个整数单元（国际单位）的股份32个GPR整数运算

- IU1可以执行任意整数指令。

- IU2可以执行除乘法整数指令和除法指令（乘法，

鸿沟，平移，旋转，算术和逻辑指令）。在执行大多数指令

在IU2需要一个周期来执行。该IU2具有单条目保留站。

- 三级FPU

- 完全IEEE 754兼容FPU为单精度和双精度运算

- 支持非IEEE模式，时间要求严格的操作

- 对非规格化数硬件支持

- 单次入境保留站

- 第三个64位的FPR为单或双精度操作数

- 两阶段LSU

- 二项保留站

- 单周期，流水线的高速缓存访问

- 专用加法器进行EA的计算

- 执行的浮点数数据对齐和精度转换

- 执行对齐和符号扩展的整数数据

- 三进入店内排队

- 同时支持大端和小端模式

飞思卡尔半导体公司...

MPC750 RISC微处理器技术总结

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飞思卡尔半导体公司

- SRU处理其他指令

- 执行CR逻辑，并移动到/从SPR的指令移动（

的mtspr

和

mfspr

)

- 单次入境保留站

重命名缓冲区

- 六GPR重命名缓冲区

- 六FPR重命名缓冲区

- 状态寄存器缓冲支持每两个时钟CR写

完成单元

- 完成单位退休，从六进入重排序缓冲区的指令（完成队列）

当所有的指令在它前面已经完成，该指令有网络连接nished执行，

并没有异常挂起。

飞思卡尔半导体公司...

- 担保顺序编程模型（精确异常模型）

- 监控所有调度的指令和他们的退休，为了

- 跟踪未解决的分支机构和FL ushes指令的分支预测失误

- 退役每时钟多达两个指令

独立的片上指令和数据高速缓存（哈佛结构）

- 32K字节， 8路组相联指令和数据缓存

- 伪最近最少使用（ PLRU ）替换算法

- 32字节（ 8字）的高速缓存块

- 物理索引/物理标记。（请注意， PowerPC体系结构是指物理

地址空间为真实地址空间）。

- 高速缓存回写或直写操作的可编程在每个页面或每个块为单位

- 指令高速缓存可提供每一个时钟四条指令;数据高速缓存可提供每两个字

时钟

- 缓存可以在软件中被禁用

- 缓存可以被锁定在软件

- 数据高速缓存一致性（ MEI ）维持在硬件

- 关键双字被提供给请求单元时，它被冲进线 -

科幻LL缓冲器。缓存是非阻塞的，因此它可在此操作过程中访问。

二级（L2 ）高速缓存接口（未在MPC740支持L2高速缓存接口）。

- 片上两路组相联的L2高速缓存控制器和标签

- 外部数据的SRAM

- 支持256字节， 512字节和1 MB的L2高速缓存

- 64字节（ 256字节/ 512字节）和128字节（ 1兆字节）扇形线大小

- 支持溢流通（寄存器缓冲），流水线（注册登记），和流水线后期写

（寄存器 - 寄存器）同步突发静态存储器

MPC750 RISC微处理器技术总结

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