飞思卡尔半导体公司
超前信息
MPC7450EC/D
第4版， 11/2001
MPC7450
RISC微处理器
硬件规格
飞思卡尔半导体公司...
,I
OR
的MPC7450是一个精简指令集计算（RISC ）微处理器，该微处理器器具
CT
PowerPC指令集架构。本文档介绍了有关电气和
DU
在MPC7450的物理特性。用于处理器的功能特性，参见
ON
IC
对
MPC7450 RISC微处理器系列用户手册
.
M
SE
本文档包含以下主题：
LE
话题
页面
CA
ES
第1.1节， “概述”
1
E
第1.2节， “功能”
3
FR
Y
第1.3节“与MPC7400的比较”
7
B
D
“常规参数”
E
第1.4节
9
IV
第1.5节“电气和热特性”
9
CH
第1.6节“引脚分配”
30
AR
第1.7节“引脚人数为483 CBGA封装”
第1.8节， “包装说明”
第1.9节， “系统设计信息”
第1.10节， “文档修订历史”
第1.11节， “订货信息”
要找到这个文件发布的任何更新，请访问网站：
http://www.motorola.com/semiconductors
31
34
36
48
49
C.
N
1.1
概观
的MPC7450是第三实施的第四代（G4）由微处理器
摩托罗拉。该MPC7450实现了全PowerPC的32位架构，并针对
网络和计算系统中的应用。的MPC7450由一个处理器核心的，
一个256字节的L2 ，和一个内部的L3标签和控制器，该控制器支持的无缝背侧的L3
通过一个专用的高带宽接口缓存。
图1显示了MPC7450的框图。其核心是一个高性能的超标量
设计支持一个双精度浮点数单元和一个SIMD多媒体单元。该
存储器存储子系统支持MPX总线接口向主存储器和其它系统
资源。 L3接口支持1或2个字节外部SRAM的L3高速缓存的数据。
欲了解更多有关该产品，
转到： www.freescale.com
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概观
2
指令单元
指令MMU
SR的
（影子）
标签
IBAT阵列
BHT （ 2048项）
调度
单位
数据MMU
SR的
（原创）
FPR问题
(2-Entry/1-Issue)
DBAT阵列
128-Entry
DTLB
标签
LR
128-Entry
ITLB
分支处理单元
提取程序
BTIC （ 128项）
CTR
指令队列
(12-Word)
128位（ 4说明）
32-Kbyte
我缓存
32-Kbyte
缓存
附加功能
时基
计数器/递减器
时钟乘法器
JTAG / COP接口
热/电源管理
性能监视器
96位（ 3条指令）
VR发行
(4-Entry/2-Issue)
GPR问题
(6-Entry/3-Issue)
CH
AR
ED
IV
预订
站（ 2项）
BY
向量
TOUCH
队列
EA
加载/存储单元
矢量触摸引擎
+ （ EA计算）
完
商店
L1 Castout
PA
FPR文件
16重命名
缓冲器
预订
站（ 2）
EE
FR
预约预约预约预约
站
站
站
站
VR文件
16重命名
缓冲器
整
2号机组
x÷
+++
整
整
整
单元122
单位
单位
(3)
16重命名
缓冲器
预订
站（ 2）
GPR文件
预订
预订
预订
站
站
站
LE
CA
S
向量
重排
单位
向量
FPU
向量
整
2号机组
向量
整
1号机组
浮点
点单位
L1推
+ x÷
32-Bit
128-Bit
128-Bit
CO
I
M
E
32-Bit
32-Bit
S
图1. MPC7450框图
已完成
商店
三级高速缓存控制器
行块0/1
标签状态
L3CR
公交车蓄电池
18-Bit
地址
外部SRAM
（ 1或2兆字节）
公交车蓄电池
36位地址总线
64位的数据总线
64位的数据
（ 8位奇偶校验）
FPSCR
加载失
64-Bit
64-Bit
飞思卡尔半导体公司
MPC7450 RISC微处理器硬件特定网络阳离子
内存子系统
系统总线接口
二级预取（ 3 ）
公交存储队列
推
Castout
队列
(9)
L2存储队列（ L2SQ ）
史努比推/
L1 Castouts
干预措施
(4)
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完成单元
,I
OR
CT
DU
N
完成队列
(16-Entry)
256 KB的统一的L2 Cache /高速缓存控制器
LINE
块0 （ 32字节）
1座（ 32字节）
标签状态
状态
L1服务队列
L1存储队列
（ LSQ ）
C.
N
L1负载队列（ LLQ ）
L1负载小姐（ 5 ）
取指令（ 2 ）
缓存存储
要求（1）
摩托罗拉
完成高达每时钟3的说明
飞思卡尔半导体公司
特点
1.2
特点
本节总结了MPC7450实现PowerPC架构的特点。主要
是MPC7450的特点如下：
是MPC7450的主要特点如下：
高性能，超标量微处理器
- 多达4条指令可以从指令高速缓冲存储器在一个时间被取
- 多达3个指令可以被分派到队列的问题在一段时间
- 多达12条指令可以在指令队列（IQ）
- 单周期执行的指令最多
飞思卡尔半导体公司...
TO
UC
- 每个时钟周期吞吐的一个指令，大多数指令
ND
- 七级流水线控制
CO
I
11个独立的执行单元和三个寄存器
M
科幻LES
SE
- 分支处理单元（ BPU ）功能的静态和动态分支预测
LE
- 128项（ 32集， 4路组相联）的分支目标指令缓存（ BTIC ） ，一
CA
S
分支指令缓存
EE
在分支/循环码序列已经遇到过。如果
那
目标指令是
FR
BTIC ，它取到指令队列配置一个周期越快
该
比它可以制成
BY
可从指令高速缓冲存储器。通常情况下，获取该打
BTIC提供网络连接第一个目标流的四条指令。
ED
- 2048项
IV
H
分支历史表（ BHT） ，每个条目两个比特为四个层次的
prediction-
RC
A
未采取坚决不采取，采取坚决采取
- 最多三个突出投机分公司
- 分支指令不更新计数寄存器（ CTR）或链接寄存器（ LR ）的
常从指令流中除去。
- 8项链接寄存器堆栈来预测分支条件的目标地址链接
注册（
BCLR
）的说明。
- 四个整数单元（学联）共享32个GPR整数运算
- 三个相同的国际单位（ IU1a ， IU1b和IU1c ）可以执行以外的所有整数指令
乘，除，然后从专用寄存器指令移动到/ 。
- IU2执行其他指令，包括CR逻辑运算，整数
乘法和除法指令，并从专用寄存器移动到/
指令。
- 五阶段FPU和32项FPR网络文件
- 完全IEEE 754兼容FPU为单精度和双精度运算
- 支持非IEEE模式，时间要求严格的操作
- 对非规格化数硬件支持
- 第三个64位的FPR为单或双精度操作数
- 四个矢量单元和32项向量寄存器连接文件（ VRS）
- 矢量重排单元（ VPU ）
- 多达16条指令可以在执行某些阶段同时
R,
I
C.
N
摩托罗拉
MPC7450 RISC微处理器硬件特定网络阳离子
欲了解更多有关该产品，
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3
飞思卡尔半导体公司
特点
- 矢量的整数部1（ VIU1 ）处理短潜伏期的AltiVec整数指令，如
向量加法指令（
vaddsbs
,
vaddshs
和
vaddsws
，例如）
- 矢量的整数部2（ VIU2 ）处理更长-latency的AltiVec整数指令，如
向量乘加指令（
vmhaddshs
,
vmhraddshs
和
vmladduhm
为
例子）。
- 向量浮点数单元（ VFPU ）
- 三阶段加载/存储单元（LSU ）
- 支持整数，浮点数和矢量指令加载/存储TRAF科幻
- 四入门载体触摸队列（ VTQ ）支持所有四种架构的AltiVec数据流
C.
N
操作
,I
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DU
- 四冲程FPR加载延迟（单面，双面） 1周期吞吐
ON
- 无需额外的延迟内未对齐访问
IC
双字边界
M
- 专用加法计算有效地址（EA ）
SE
LE
- 支持存储聚会
CA
对浮点数精度的数据转换
- 执行校准，标准化和
ES
RE
- 执行缓存控制和指令TLB
F
Y
填充，并签署扩展整数数据
- 执行校准，零
B
D
错过（多优秀的失误）
E
- 支持下命中
IV
- 支持
H
大端与小端模式，包括未对准小端访问
C
两
AR
三期排队FIQ ， VIQ和GIQ可以接受多达一，二，三的指示，
分别在一个循环。指令调度的要求如下：
- 指令只能从最低的三个智商项， IQ0 ， IQ1和IQ2被调度。
- 最多三个指令可以被分派到每个时钟周期的问题队列。
- 空间必须是可用的在CQ的指令调度（包括指令
被分配的空间中的CQ ，但不是在一个问题队列） 。
- 三周期GPR和AltiVec的负载潜伏期（字节，半字，字，载体）被1个周期
TO
C
吞吐量
R
重命名缓冲区
- 16 GPR重命名缓冲区
- 16 FPR重命名缓冲区
- 16 VR命名缓冲区
派遣单位
- 解码/调度阶段完全解码，每条指令。
完成单元
- 完成单位退休，从16项完成队列指令（ CQ ） ，当所有
指示在它前面已经完成，该指令具有音响nished执行，并没有
异常挂起。
- 担保顺序编程模型（精确异常模型）
- 监控所有调度的指令和他们的退休，为了
4
MPC7450 RISC微处理器硬件特定网络阳离子
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摩托罗拉
飞思卡尔半导体公司
特点
- 一个分支预测失误后跟踪未解决的分支机构和FL ushes说明
- 退役每个时钟周期多达三个指令
独立的片上L1指令和数据高速缓存（哈佛结构）
- 32K字节， 8路组相联指令和数据缓存
- 伪最近最少使用（ PLRU ）替换算法
- 32字节（8个字） L1高速缓存块
- 物理索引/物理标签
- 高速缓存回写或直写操作的可编程在每个页面或每个块为单位
.
- 指令高速缓存可提供每一个时钟周期四条指令;数据缓存
N
提供四种
, I
可以
每个时钟周期的话
OR
- 缓存可以在软件中被禁用
C
飞思卡尔半导体公司...
- 缓存可以被锁定在软件
- MESI数据高速缓存一致性维护硬件
IC
- 数据缓存标记为英法fi cient单独副本
SE
窥探
- 对缓存和标签奇偶支持
M
O
CT
DU
N
LE
CA
为
ICBI
指令
- 指令高速缓冲存储器的任何窥探除
ES
- 数据缓存支持的AltiVec LRU和短暂的说明
RE
F
Y
- 关键双和/或
B
是根据需要执行四倍长字转发。关键四字
转发用于AltiVec技术的负载和取指令。其他访问使用的关键
ED
双字转发。
IV
H
2级（ L2 ）
RC
接口
缓存
A
- 片上， 256字节， 8路组相联单向网络编辑指令和数据高速缓存
- 完全流水线，提供每一个时钟周期32个字节的L1高速缓存
- 共有9个周期负载延迟的L1数据高速缓存未命中的命中L2
- 伪最近最少使用（ PLRU ）替换算法
- 高速缓存回写或直写操作的可编程在每个页面或每个块为单位
- 64字节的两扇形线尺寸
- 在高速缓存奇偶支持
3级（L3）高速缓存接口
- 提供关键双字转发给发出请求的单元
- 内部L3高速缓存控制器和标签
- 外部数据的SRAM
- 支持1和2 MB的L3高速缓存
- 高速缓存回写或直写操作的可编程在每个页面或每个块为单位
- 64字节（1μM）或128字节（2 M）的扇形线大小
- 半（ 1兆字节的最低要求）私人记忆能力或全部L3 SRAM空间
- 支持MSUG2双数据速率（DDR ）同步突发静态存储器， PB2流水线
同步突发静态存储器和流水线（注册登记）后写入同步突发
静态存储器
摩托罗拉
MPC7450 RISC微处理器硬件特定网络阳离子
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飞思卡尔半导体公司
超前信息
MPC7450EC/D
第4版， 11/2001
MPC7450
RISC微处理器
硬件规格
飞思卡尔半导体公司...
,I
OR
的MPC7450是一个精简指令集计算（RISC ）微处理器，该微处理器器具
CT
PowerPC指令集架构。本文档介绍了有关电气和
DU
在MPC7450的物理特性。用于处理器的功能特性，参见
ON
IC
对
MPC7450 RISC微处理器系列用户手册
.
M
SE
本文档包含以下主题：
LE
话题
页面
CA
ES
第1.1节， “概述”
1
E
第1.2节， “功能”
3
FR
Y
第1.3节“与MPC7400的比较”
7
B
D
“常规参数”
E
第1.4节
9
IV
第1.5节“电气和热特性”
9
CH
第1.6节“引脚分配”
30
AR
第1.7节“引脚人数为483 CBGA封装”
第1.8节， “包装说明”
第1.9节， “系统设计信息”
第1.10节， “文档修订历史”
第1.11节， “订货信息”
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31
34
36
48
49
C.
N
1.1
概观
的MPC7450是第三实施的第四代（G4）由微处理器
摩托罗拉。该MPC7450实现了全PowerPC的32位架构，并针对
网络和计算系统中的应用。的MPC7450由一个处理器核心的，
一个256字节的L2 ，和一个内部的L3标签和控制器，该控制器支持的无缝背侧的L3
通过一个专用的高带宽接口缓存。
图1显示了MPC7450的框图。其核心是一个高性能的超标量
设计支持一个双精度浮点数单元和一个SIMD多媒体单元。该
存储器存储子系统支持MPX总线接口向主存储器和其它系统
资源。 L3接口支持1或2个字节外部SRAM的L3高速缓存的数据。
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概观
2
指令单元
指令MMU
SR的
（影子）
标签
IBAT阵列
BHT （ 2048项）
调度
单位
数据MMU
SR的
（原创）
FPR问题
(2-Entry/1-Issue)
DBAT阵列
128-Entry
DTLB
标签
LR
128-Entry
ITLB
分支处理单元
提取程序
BTIC （ 128项）
CTR
指令队列
(12-Word)
128位（ 4说明）
32-Kbyte
我缓存
32-Kbyte
缓存
附加功能
时基
计数器/递减器
时钟乘法器
JTAG / COP接口
热/电源管理
性能监视器
96位（ 3条指令）
VR发行
(4-Entry/2-Issue)
GPR问题
(6-Entry/3-Issue)
CH
AR
ED
IV
预订
站（ 2项）
BY
向量
TOUCH
队列
EA
加载/存储单元
矢量触摸引擎
+ （ EA计算）
完
商店
L1 Castout
PA
FPR文件
16重命名
缓冲器
预订
站（ 2）
EE
FR
预约预约预约预约
站
站
站
站
VR文件
16重命名
缓冲器
整
2号机组
x÷
+++
整
整
整
单元122
单位
单位
(3)
16重命名
缓冲器
预订
站（ 2）
GPR文件
预订
预订
预订
站
站
站
LE
CA
S
向量
重排
单位
向量
FPU
向量
整
2号机组
向量
整
1号机组
浮点
点单位
L1推
+ x÷
32-Bit
128-Bit
128-Bit
CO
I
M
E
32-Bit
32-Bit
S
图1. MPC7450框图
已完成
商店
三级高速缓存控制器
行块0/1
标签状态
L3CR
公交车蓄电池
18-Bit
地址
外部SRAM
（ 1或2兆字节）
公交车蓄电池
36位地址总线
64位的数据总线
64位的数据
（ 8位奇偶校验）
FPSCR
加载失
64-Bit
64-Bit
飞思卡尔半导体公司
MPC7450 RISC微处理器硬件特定网络阳离子
内存子系统
系统总线接口
二级预取（ 3 ）
公交存储队列
推
Castout
队列
(9)
L2存储队列（ L2SQ ）
史努比推/
L1 Castouts
干预措施
(4)
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完成单元
,I
OR
CT
DU
N
完成队列
(16-Entry)
256 KB的统一的L2 Cache /高速缓存控制器
LINE
块0 （ 32字节）
1座（ 32字节）
标签状态
状态
L1服务队列
L1存储队列
（ LSQ ）
C.
N
L1负载队列（ LLQ ）
L1负载小姐（ 5 ）
取指令（ 2 ）
缓存存储
要求（1）
摩托罗拉
完成高达每时钟3的说明
飞思卡尔半导体公司
特点
1.2
特点
本节总结了MPC7450实现PowerPC架构的特点。主要
是MPC7450的特点如下：
是MPC7450的主要特点如下：
高性能，超标量微处理器
- 多达4条指令可以从指令高速缓冲存储器在一个时间被取
- 多达3个指令可以被分派到队列的问题在一段时间
- 多达12条指令可以在指令队列（IQ）
- 单周期执行的指令最多
飞思卡尔半导体公司...
TO
UC
- 每个时钟周期吞吐的一个指令，大多数指令
ND
- 七级流水线控制
CO
I
11个独立的执行单元和三个寄存器
M
科幻LES
SE
- 分支处理单元（ BPU ）功能的静态和动态分支预测
LE
- 128项（ 32集， 4路组相联）的分支目标指令缓存（ BTIC ） ，一
CA
S
分支指令缓存
EE
在分支/循环码序列已经遇到过。如果
那
目标指令是
FR
BTIC ，它取到指令队列配置一个周期越快
该
比它可以制成
BY
可从指令高速缓冲存储器。通常情况下，获取该打
BTIC提供网络连接第一个目标流的四条指令。
ED
- 2048项
IV
H
分支历史表（ BHT） ，每个条目两个比特为四个层次的
prediction-
RC
A
未采取坚决不采取，采取坚决采取
- 最多三个突出投机分公司
- 分支指令不更新计数寄存器（ CTR）或链接寄存器（ LR ）的
常从指令流中除去。
- 8项链接寄存器堆栈来预测分支条件的目标地址链接
注册（
BCLR
）的说明。
- 四个整数单元（学联）共享32个GPR整数运算
- 三个相同的国际单位（ IU1a ， IU1b和IU1c ）可以执行以外的所有整数指令
乘，除，然后从专用寄存器指令移动到/ 。
- IU2执行其他指令，包括CR逻辑运算，整数
乘法和除法指令，并从专用寄存器移动到/
指令。
- 五阶段FPU和32项FPR网络文件
- 完全IEEE 754兼容FPU为单精度和双精度运算
- 支持非IEEE模式，时间要求严格的操作
- 对非规格化数硬件支持
- 第三个64位的FPR为单或双精度操作数
- 四个矢量单元和32项向量寄存器连接文件（ VRS）
- 矢量重排单元（ VPU ）
- 多达16条指令可以在执行某些阶段同时
R,
I
C.
N
摩托罗拉
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飞思卡尔半导体公司
特点
- 矢量的整数部1（ VIU1 ）处理短潜伏期的AltiVec整数指令，如
向量加法指令（
vaddsbs
,
vaddshs
和
vaddsws
，例如）
- 矢量的整数部2（ VIU2 ）处理更长-latency的AltiVec整数指令，如
向量乘加指令（
vmhaddshs
,
vmhraddshs
和
vmladduhm
为
例子）。
- 向量浮点数单元（ VFPU ）
- 三阶段加载/存储单元（LSU ）
- 支持整数，浮点数和矢量指令加载/存储TRAF科幻
- 四入门载体触摸队列（ VTQ ）支持所有四种架构的AltiVec数据流
C.
N
操作
,I
飞思卡尔半导体公司...
DU
- 四冲程FPR加载延迟（单面，双面） 1周期吞吐
ON
- 无需额外的延迟内未对齐访问
IC
双字边界
M
- 专用加法计算有效地址（EA ）
SE
LE
- 支持存储聚会
CA
对浮点数精度的数据转换
- 执行校准，标准化和
ES
RE
- 执行缓存控制和指令TLB
F
Y
填充，并签署扩展整数数据
- 执行校准，零
B
D
错过（多优秀的失误）
E
- 支持下命中
IV
- 支持
H
大端与小端模式，包括未对准小端访问
C
两
AR
三期排队FIQ ， VIQ和GIQ可以接受多达一，二，三的指示，
分别在一个循环。指令调度的要求如下：
- 指令只能从最低的三个智商项， IQ0 ， IQ1和IQ2被调度。
- 最多三个指令可以被分派到每个时钟周期的问题队列。
- 空间必须是可用的在CQ的指令调度（包括指令
被分配的空间中的CQ ，但不是在一个问题队列） 。
- 三周期GPR和AltiVec的负载潜伏期（字节，半字，字，载体）被1个周期
TO
C
吞吐量
R
重命名缓冲区
- 16 GPR重命名缓冲区
- 16 FPR重命名缓冲区
- 16 VR命名缓冲区
派遣单位
- 解码/调度阶段完全解码，每条指令。
完成单元
- 完成单位退休，从16项完成队列指令（ CQ ） ，当所有
指示在它前面已经完成，该指令具有音响nished执行，并没有
异常挂起。
- 担保顺序编程模型（精确异常模型）
- 监控所有调度的指令和他们的退休，为了
4
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摩托罗拉
飞思卡尔半导体公司
特点
- 一个分支预测失误后跟踪未解决的分支机构和FL ushes说明
- 退役每个时钟周期多达三个指令
独立的片上L1指令和数据高速缓存（哈佛结构）
- 32K字节， 8路组相联指令和数据缓存
- 伪最近最少使用（ PLRU ）替换算法
- 32字节（8个字） L1高速缓存块
- 物理索引/物理标签
- 高速缓存回写或直写操作的可编程在每个页面或每个块为单位
.
- 指令高速缓存可提供每一个时钟周期四条指令;数据缓存
N
提供四种
, I
可以
每个时钟周期的话
OR
- 缓存可以在软件中被禁用
C
飞思卡尔半导体公司...
- 缓存可以被锁定在软件
- MESI数据高速缓存一致性维护硬件
IC
- 数据缓存标记为英法fi cient单独副本
SE
窥探
- 对缓存和标签奇偶支持
M
O
CT
DU
N
LE
CA
为
ICBI
指令
- 指令高速缓冲存储器的任何窥探除
ES
- 数据缓存支持的AltiVec LRU和短暂的说明
RE
F
Y
- 关键双和/或
B
是根据需要执行四倍长字转发。关键四字
转发用于AltiVec技术的负载和取指令。其他访问使用的关键
ED
双字转发。
IV
H
2级（ L2 ）
RC
接口
缓存
A
- 片上， 256字节， 8路组相联单向网络编辑指令和数据高速缓存
- 完全流水线，提供每一个时钟周期32个字节的L1高速缓存
- 共有9个周期负载延迟的L1数据高速缓存未命中的命中L2
- 伪最近最少使用（ PLRU ）替换算法
- 高速缓存回写或直写操作的可编程在每个页面或每个块为单位
- 64字节的两扇形线尺寸
- 在高速缓存奇偶支持
3级（L3）高速缓存接口
- 提供关键双字转发给发出请求的单元
- 内部L3高速缓存控制器和标签
- 外部数据的SRAM
- 支持1和2 MB的L3高速缓存
- 高速缓存回写或直写操作的可编程在每个页面或每个块为单位
- 64字节（1μM）或128字节（2 M）的扇形线大小
- 半（ 1兆字节的最低要求）私人记忆能力或全部L3 SRAM空间
- 支持MSUG2双数据速率（DDR ）同步突发静态存储器， PB2流水线
同步突发静态存储器和流水线（注册登记）后写入同步突发
静态存储器
摩托罗拉
MPC7450 RISC微处理器硬件特定网络阳离子
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