飞思卡尔半导体公司
技术参数
文档编号： MPC7448EC
第4版， 2007年3月
MPC7448
RISC微处理器
硬件规格
本文主要涉及的MPC7448 ，
这是针对网络和计算系统
应用程序。本文档介绍了有关电气和
在MPC7448的物理特性。信息
关于覆盖这一特定MPC7448产品编号
所涵盖的其他文件的文件和部件号，请参阅
to
第11条， “部分编号和标记。 ”
对于功能
该处理器的特征，请参考
MPC7450 RISC
微处理器系列参考手册。
要查找任何已发布的更新，该文档，请参阅
网站对本文件封底。
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目录
概述。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 1
特色： 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 3
与MPC7447A ， MPC7447比较，
MPC7445 ， MPC7441和。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 7
常规参数。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 9
电气和热特性。 。 。 。 。 。 。 。 。 。 。 。 9
引脚分配。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 24
引脚排列列表。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 25
包装说明。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 29
系统设计信息。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 35
文档修订历史记录。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 55
零件编号和标记。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 57
1
概观
该MPC7448是第六实施四次的
代（ G4 ）微处理器飞思卡尔。该
MPC7448基于Power Architecture技术，
实现了PowerPC 指令集架构
1.0版，并针对网络和计算
系统的应用程序。的MPC7448由一个处理器的
芯和一个1兆字节的L2 。
图1
示出了MPC7448的框图。其核心是
高性能超标量设计支持
双精度浮点单元和一个SIMD多媒体
单元。在存储子系统支持MPX总线
协议和60x的总线协议的主存储器的一个子集
和其它系统资源。
飞思卡尔半导体公司， 2005年， 2007年。保留所有权利。
概观
2
指令单元
分支处理单元
提取程序
标签
IBAT阵列
BHT （ 2048项）
调度
单位
数据MMU
SR的
（原创）
VR发行
(4-Entry/2-Issue)
DBAT阵列
GPR问题
(6-Entry/3-Issue)
FPR问题
(2-Entry/1-Issue)
128-Entry
DTLB
标签
LR
BTIC （ 128项）
CTR
指令队列
(12-Word)
SR的
（影子）
128-Entry
ITLB
指令MMU
128位（ 4说明）
32-Kbyte
我缓存
32-Kbyte
缓存
预订
站（ 2项）
EA
加载/存储单元
矢量触摸引擎
+ （ EA计算）
完
商店
L1 Castout
PA
FPR文件
16重命名
缓冲器
预订
站（ 2）
完成了
三
说明
每时钟
VR文件
16重命名
缓冲器
整
2号机组
x÷
向量
FPU
32-Bit
128-Bit
128-Bit
+++
32-Bit
32-Bit
整
整
整
单元122
单位
单位
(3)
16重命名
缓冲器
预订
站（ 2）
GPR文件
预订
预订
预订
站
站
站
向量
TOUCH
队列
浮点
点单位
L1推
已完成
商店
+ x÷
FPSCR
加载失
64-Bit
64-Bit
向量
整
1号机组
1兆字节的统一的L2高速缓存控制器
系统总线接口
1座（ 32字节）
状态
负载
队列（11）的
附加功能
时基计数器/递减器
时钟乘法器
JTAG / COP接口
热/电源管理
性能监视器
超出序问题的AltiVec指令输入的。
完成单元
96位（ 3条指令）
完成队列
(16-Entry)
预约预约预约预约
站
站
站
站
图1. MPC7448框图
L1服务
队列
LINE
块0 （ 32字节）
标签状态
L1 Castouts
(4)
L2存储队列（ L2SQ ）
史努比推/
干预措施
向量
重排
单位
向量
整
2号机组
内存子系统
MPC7448 RISC微处理器硬件规格，第4版
L1存储队列
（ LSQ ）
L1负载队列（ LLQ ）
L1负载小姐（ 5 ）
公交存储队列
Castout
队列（5）/
推
队列（6）
1
公交车蓄电池
二级预取（ 3 ）
取指令（ 2 ）
缓存存储小姐（ 2 ）
36-Bit
地址总线
64-Bit
数据总线
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注意事项：
该Castout队列和队列推股份等资源为6项的总和。
该Castout队列本身被限制为5个条目，确保1条目将可用于推送。
特点
2
特点
本节总结了MPC7448实现的功能。
是MPC7448的主要特点如下：
- 高性能，超标量微处理器
- 多达四条指令可以是从在时间的指令高速缓冲存储器中取出。
- 最多三个指令以及分支指令可以被分派到队列的问题在
时间。
- 多达12条指令可以在指令队列（IQ） 。
- 最多16个指令可以在执行某些阶段同时进行。
- 单周期执行的指令最多
- 每个时钟周期吞吐的一个指令，大多数指令
- 七级流水线控制
11个独立的执行单元和三个寄存器文件
- 分支处理单元（ BPU ）功能的静态和动态分支预测
- 128项（ 32集， 4路组相联）的分支目标指令缓存（ BTIC ） ，高速缓存
的已在分支/循环码序列所遇到的分支指令。如果目标
指令是在BTIC ，它取到指令队列配置一个周期比它可以更快地
从指令高速缓冲存储器提供。通常情况下，获取该打BTIC提供
的目标流中的第4说明。
- 2048项分支历史表（ BHT ） ，每个入口2位四级
预测没有考虑，坚决不采取，采取，并采取强烈
- 最多三个突出投机分公司
- 分支指令不更新计数寄存器（ CTR）或链接寄存器（ LR ）的
常从指令流中除去。
- 八条目的链接寄存器堆栈来预测分支条件的目标地址链接
注册（ BCLR ）指令
- 四个整数单元（学联）共享32个GPR整数运算
- 三个相同的国际单位（ IU1a ， IU1b和IU1c ）可以执行以外的所有整数指令
乘，除，然后从专用寄存器指令移动到/ 。
- IU2执行杂指令，包括在CR逻辑运算，整数
乘法和除法指令，并从专用寄存器移动到/
指令。
- 五阶段FPU和32项FPR文件
- 完全IEEE标准。 754 -1985兼容FPU为单精度和双精度
操作
- 支持非IEEE模式，时间要求严格的操作
- 对非规格化数硬件支持
- 第三个64位的FPR为单或双精度操作数
MPC7448 RISC微处理器硬件规格，第4版
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3
特点
- 四个矢量单元和32项向量寄存器连接文件（ VRS）
- 矢量重排单元（ VPU ）
- 矢量的整数部1（ VIU1 ）处理短潜伏期的AltiVec 整数指令，如
矢量加法指令（例如
vaddsbs ， vaddshs ，
和
vaddsws ） 。
- 矢量的整数部2（ VIU2 ）处理更长的等待时间的AltiVec整数指令，如
矢量乘法加法指令（例如
vmhaddshs ， vmhraddshs ，
和
vmladduhm ） 。
- 向量浮点数单元（ VFPU ）
- 三阶段加载/存储单元（LSU ）
- 支持整数，浮点和向量指令加载/存储流量
- 四入门载体触摸队列（ VTQ ）支持所有四种架构的AltiVec数据流
操作
- 三循环GPR和AltiVec技术加载延迟（字节，半字，字，向量）有一个周期
吞吐量
- 四冲程FPR加载延迟（单，双）一个周期的吞吐量
- 无需额外的延迟，在双字边界对齐的访问
- 一种专用的加法计算有效地址（EA ） 。
- 支持存储聚会
- 进行比对，规范化和精确的转换为浮点型数据
- 执行缓存控制和指令TLB
- 执行对齐，零填充，并签署扩展整数数据
- 支持下命中未命中（多个未命中）
- 同时支持大端和小端模式，包括未对准小端访问
三个问题队列， FIQ ， VIQ和GIQ ，可以接受多达一，二，三指令，
分别在一个循环。指令调度的要求如下：
- 指令只能从最低的三个智商项， IQ0 ， IQ1和IQ2被调度。
- 最多三个指令可以被分派到每个时钟周期的问题队列。
- 空间必须是可用的在CQ的指令调度（包括指令
被分配的空间中的CQ ，但不是在一个问题队列） 。
重命名缓冲区
- 16 GPR重命名缓冲区
- 16 FPR重命名缓冲区
- 16 VR命名缓冲区
派遣单位
- 解码/调度阶段完全解码，每条指令
完成单元
- 从退役的16项完成队列（ CQ ）的指令时，前面的所有指令
它已经完成，指令执行完毕，并没有异常挂起
- 担保顺序编程模型（精确异常模型）
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特点
- 监控所有调度的指令和他们的退休，为了
- 一个分支预测失误后跟踪未解决的分支机构和FL ushes说明
- 退役每个时钟周期多达三个指令
独立的片上L1指令和数据高速缓存（哈佛结构）
- 32K字节， 8路组相联指令和数据缓存
- 伪最近最少使用（ PLRU ）替换算法
- 32字节（8个字） L1高速缓存块
- 物理索引/物理标签
- 高速缓存回写或直写操作的可编程在每个页面或每个块为单位
- 指令高速缓存可提供每一个时钟周期四条指令;数据高速缓存可提供四种
每个时钟周期的话
- 缓存可以在软件中被禁用。
- 缓存可以被锁定在软件。
- MESI数据高速缓存一致性维护硬件
- 数据缓存标签的有效监听单独副本
- 在高速缓存奇偶支持
- 指令高速缓冲存储器的任何窥探除了
ICBI
指令
- 数据缓存支持的AltiVec LRU和短暂的说明
- 根据需要批判双和/或四字转发执行。关键四字
转发用于AltiVec技术的负载和取指令。其他访问使用的关键
双字转发。
二级（L2 ）高速缓存接口
- 片上， 1M字节， 8路组相联的统一指令和数据高速缓存
- 高速缓存回写或直写操作的可编程在每个页面或每个块为单位
- 在高速缓存标记奇偶支持
- 对数据的ECC或奇偶支持
- 错误注入允许错误恢复软件测试
单独的内存管理单元（MMU ）的指令和数据
- 52位虚拟地址， 32位或36位的物理地址
- 地址转换为4KB的页面，可变大小的块，和256兆字节段
- 可编程的内存回写/写通过缓存，抑制/缓存允许的，并
内存一致性执行/内存一致性而不是页面或块为单位执行
- 独立IBATs和DBATs （ 8个）也被定义为标准项目
- 独立的指令和数据转换后备缓冲器（ TLB的）
- 两个TLB的是128项，两路组相联，并使用LRU替换算法。
- 的TLB是硬件或软件的重新加载的（即，一个页面表搜索中进行
硬件或系统软件在TLB未命中） 。
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