概观
零件的MPC5500系列包含再加上高性能CMOS许多新的功能
技术,以提供比MPC565x显著的性能改进。
的MPC5566的主机处理器核心还包括指令集的增强,允许可变
长度编码( VLE) 。这允许混合16位和32位指令可选的编码。与此
增强,所以能够显著减少代码大小的足迹。
的MPC5566有两个级别的存储器层次结构。最快的访问是32千字节( KB )
统一高速缓存。在层次结构中的下一层包含128 KB的片内SRAM和三
兆字节( MB )的内部闪存。内部SRAM和闪存保持指令和数据。
外部总线接口被设计成支持大部分与MPC5XX使用的标准存储器
家庭。
的MPC5566的复杂的输入/输出定时功能由两个增强时间处理器执行
单元(的eTPU )发动机。每次的eTPU发动机控制32硬件渠道,共提供64个硬件
通道。该的eTPU已经加强了对TPU提供: 24位定时器,双动硬件
信道,可变数目的每个通道,角度时钟的硬件参数,以及额外的控制和
算术指令。该的eTPU是使用高级语言编程。
的MPC5566的不太复杂的定时器功能是由增强的模块化输入/输出进行
系统( eMIOS ) 。该eMIOS “ 24硬件信道能够单动,双动,
脉冲宽度调制( PWM)和模数计数器的操作。电机控制功能包括
边沿对齐和中心对齐的PWM 。
片外的通信是由一组串行协议包括控制器区域网络进行
( FlexCANs ),增强deserial /串行外设接口( DSPIs ) ,以及增强型串行通信
接口( eSCIs ) 。通过硬件序列化和反序列化的DSPIs支撑销减
计时器通道和通用输入/输出端口(GPIO )信号。
该MCU有一个片上增强的排队双模拟到数字转换器( eQADC ) .S 40频道。
该系统集成单元( SIU )执行几个芯片级的配置功能。键盘配置
和通用输入和输出(GPIO )从柱的控制。外部中断和复位
控制也由柱来确定。内部多路复用器子模块提供多路
eQADC触发源,菊花链的DSPIs和外部中断信号复用。
快速以太网(FEC)模块是基于RISC的控制器,同时支持10和100 Mbps
以太网/ IEEE 802.3网络,并且是用三种不同的标准的MAC (媒体访问兼容
控制器)的PHY (物理)接口连接到外部以太网总线。 FEC的支持10
100Mbps的MII (媒体独立接口),和10 Mbps的只用7线接口,这
使用MII信号的一个子集。的高位16位的32位外部总线接口(EBI )的用于
连接到外部以太网设备。该FEC包含内置的发送和接收消息FIFO和
DMA支持。
MPC5566单片机数据手册,第3
2
飞思卡尔半导体公司