引脚位置
2T
11A – 13A, 15A – 18A,
11B - 17B ，11C ，12C， 10U ，
11U ， 10V - 12V ， 14V - 17V ，
11W – 17W
*
图4A - 10A ，4B - 10B ，6C
10C ， 8U ， 9U ， 3V - 6V ，
8V ，9V， 3W -10W
*
2J
引脚名称
CPU4 DBG
DL0 - DL31
TYPE
I
I / O
描述
MPC2605逻辑OR值这个信号与CPU DBG 。用于多处理器
配置作为第四CPU的DBG 。
数据总线低输入和输出。 DL0是MSB。 DL31是LSB 。
DH0 - DH31
I / O
数据总线高输入和输出。 DH0是MSB。 DH31是LSB 。
DBB
I / O
数据总线忙。用作输入时，处理器的主，从动作为之后的输出
一个合格的L2 DBG当MPC2605是总线主控。注意：要在快速操作
L2模式时，该引脚必须置为高电平。
数据总线奇偶校验输入和输出。
图14A ，图18B ，图5C，图8C ，
16U ， 7V ， 13V ， 2W
*
1C
19E
1J
DP0 - DP7
I / O
FDN
GBL
HRESET
I / O
O
I
冲洗完成的I / O用于其他MPC2605设备之间的通信。必须
在所有MPC2605部分之间捆绑在一起还有一个上拉电阻。
全局事务。总是否定时， MPC2604是总线主控。
从处理器总线硬复位输入。这是一个异步输入端，必须
低至少16个时钟周期，以确保MPC2605正确复位。为
正确的初始化， TRST必须置前HRESET断言。
从仲裁总线授权输入。
总线请求的I / O 。通常用作输出。
二级缓存抑制采样， TS的断言之后。防止断言
行填充。
L2高速缓存索赔输出。使用要求的总线处理器内存启动
操作命中二级缓存。 L2索赔为真（低）上升沿之前
CLK之后TS如此。因为这个输出并不总是驱动，上拉
电阻器可能是必要的，以保证系统的正常运行。
数据总线授权输入。从系统的仲裁者，用于启动数据的使用权来
公交车运营，其中MPC2605是总线主控。
导致缓存回写脏线路并清除所有标签有效位。
当断言的失误阻止线条填充。
无效所有标签，并拥有缓存在复位状态。
高速缓存禁用。置位后， MPC2605将不会对信号作出反应
局部总线和内部状态不改变。
提供低功耗模式。防止地址和数据转换到RAM
数组。 MPC2605成为活动4
s
取消触发后。时钟必须从外部
禁用。
从处理器总线的软复位输入。
传输确认从处理器总线状态的I / O 。
传输突发状况，从处理器总线的I / O 。用于区分
破裂的和非破裂的内存操作。
测试时钟输入， IEEE 1149.1边界扫描（ JTAG ） 。
测试数据输入对IEEE 1149.1边界扫描（JTAG） 。
测试数据输出， IEEE 1149.1边界扫描（ JTAG ） 。
传输错误认识，从处理器总线状态输入。
测试模式选择IEEE 1149.1边界扫描（ JTAG ） 。
3A
1D
19D
2F
L2 BG
L2 BR
L2 CI
L2索赔
I
I / O
I
O
2E
18D
3B
2N
3N
3J
L2 DBG
同花顺L2
L2 MISS INH
L2 TAG CLR
L2更新
INH
PWRDN
I
I
I
I
I
I
1N
1E
3K
2P
1P
1R
1H
3P
SRESET
TA
TBST
TCK
TDI
TDO
茶
TMS
I
I / O
I / O
I
I
O
I
I
*请参阅引脚图（第2页）这些总线信号的专用引脚分配。
MPC2605
4
摩托罗拉
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