1997年3月
ML6401*
8位20 MSPS A / D转换器
概述
所述ML6401是一个单芯片8位20 MSPS的BiCMOS视频
A / D转换器IC ，结合了差分输入轨迹
并保持，时钟产生电路和参考电压。
通过输入采样和保持由低（ 4PF ）的
电容输入和快速的稳定运算放大器。
该A / D转换是通过一个管道来实现
的方法，减少了所需的比较器的数量
和锁存器。为此所需的非过度研磨时钟
建筑都是内部产生的。时钟产生
电路仅需要一个50％占空比的时钟输入。
在整个A / D转换中使用的纠错
改善DNL 。通过要求所有偏置电压和电流
在A / D转换器内部产生的。数码
输出是三stateable 。
特点
s
5.0V
±10%
单电源供电
s
内部参考电压
s
功耗低于200mW的典型的少
s
替换TMC1175MC20和AD775JR ，
功能兼容索尼CXD1175AM / AP
s
16针减少引脚数封装
可用： ML6401CS - 3
s
低输入电容和跟踪保持： 4PF
s
板载非重叠时钟产生至
尽量减少外部元件
s
三态输出，无失码
s
150MHz的输入跟踪和保持
框图/典型应用
5V
视频
输入
+
47F
V
IN
–
0.1F
ADC 2
1k
1k
子
DAC
AMP
10F
+
V
IN
+
150MHz
T&H
ADC 1
*有些包是寿命结束
VDD
A
VDD
A
VDD
A
VDD
D
VDD
D
OE
D7
D6
D5
75
子
DAC
AMP
ADC 3
数字
错误
更正
D4
D3
VIN
-BIAS
1.5V
VREF
OUT
VREF
IN
国内
1.0V参考
时钟发生器
D0
D2
D1
GND
A
GND
A
CLK
GND
D
GND
O
20MHz
1
ML6401
引脚配置
ML6401-1
24引脚SOIC （ S24W ）
OE
GND
O
D0
D1
D2
D3
D4
D5
D6
D7
VDD
O
CLK
1
2
3
4
5
6
7
8
9
10
11
12
24
23
22
21
20
19
18
17
16
15
14
13
ML6401-3
16引脚SOIC （ S16N ）
GND
D
V
IN
–
V
IN- BIAS
GNDA
GNDA
V
IN
+
VDD
A
VREF
IN
VREF
OUT
VDD
A
VDD
A
VDD
D
顶视图
D0
D1
D2
D3
D4
D5
D6
D7
1
2
3
4
5
6
7
8
16
15
14
13
12
11
10
9
OE
GND
D
GND
A
V
IN
+
VDD
A
VDD
D
CLK
VDD
D
顶视图
引脚说明
（括号内引脚数是S16N封装）
针
1 (16)
2
3
4
5
6
7
8
9
(1)
(2)
(3)
(4)
(5)
(6)
(7)
名字
OE
GND
O
D0
D1
D2
D3
D4
D5
D6
D7
VDD
O
CLK
描述
输出使能。逻辑低电平信号
这个引脚使能输出。
输出接地引脚。
D0 （ LSB ）的输出信号（ TTL
兼容）。
D1的输出信号（ TTL兼容） 。
D2的输出信号（ TTL兼容） 。
D3的输出信号（ TTL兼容） 。
D4输出信号（ TTL兼容） 。
D5输出信号（ TTL兼容） 。
D6输出信号（ TTL兼容） 。
D7 （MSB）输出信号（ TTL电
兼容）。
输出电源引脚。
时钟输入引脚。
23
V
IN
–
18 (12)
19 (13)
20 (14)
21 (14)
22
VDD
A
V
IN
+
GND
A
GND
A
V
IN- BIAS
17
针
名字
13 （ 9,11 ） VDD
D
14 (12)
15 (12)
16
VDD
A
VDD
A
描述
数字电源引脚。
模拟电源引脚。
模拟电源引脚。
VREF
OUT
满量程参考电压输出。
连接到引脚17为自偏压。
（ VRTS关于1175 ） （ ML401-1只）
VREF
IN
满量程参考输入。
连接到引脚16为自偏压。
（ VRT关于1175 ） （ ML401-1只）
模拟电源引脚。
输入信号。
模拟地。
模拟地。
共模偏置输出。
连接到引脚23为自偏压。
（ VRB的关于1175 ） （ ML401-1只）
共模偏置输入。
连接到引脚22为自偏压。
驱动器的负输入端，如果
差分输入正被使用。
（ VRB上1175 ）
（仅ML401-1 ）
数字地。
10 (8)
11
12 (10)
24 (15)
GND
D
2
ML6401
绝对最大额定值
绝对最大额定值超出它的价值
该设备可以被永久地损坏。绝对
最大额定值只是应力额定值和功能
设备操作不暗示。
电源电流（I
CC
） ............................................... 55毫安
峰值驱动器输出电流...............................
±500mA
模拟输入................................................ ... -0.3至7V
结温............................................. 150℃
存储温度范围..................... -65℃ 150℃
引线温度（焊接， 10秒） ..................... 150℃
热阻（ θ
JA
)
塑料DIP ................................................ ....... 80 ° C / W
塑料SOIC ................................................ ... 110 ° C / W
工作条件
温度范围....................................... 0 ° C至70℃
T
威尔斯亲王医院（分钟）
= T
PWL （分钟）
...............................................为25ns
电气特性
参数
决议
功耗
传输功能
DC积分线性
DC微分线性
AC积分线性
失调电压
增益误差
模拟信号处理
微分增益
微分相位
信噪比
失真
无杂散动态范围
SIN和失真比（SINAD ）
有效位数
模拟输入
输入电压
除非另有规定ED ，C
L
= 15pF的，V
CC
= 5V
±10%,
T
A
=工作温度范围（注1 ） 。
条件
民
典型值
8
200
325
最大
单位
位
mW
f
CLK
= 15MSPS
f
CLK
= 15MSPS
V
IN
= 2V ， 4.4MHz
V
IN
– = V
IN- BIAS
， Vref的
OUT
= VREF
IN
V
IN
– = V
IN- BIAS
， Vref的
OUT
= VREF
IN
±0.8
±0.6
±1.25
±1
±2
±10
最低位
最低位
最低位
最低位
最低位
±2
±5
V
IN
= NTSC 40 IRE调制的斜坡，
f
CLK
= 14.3 MSPS
V
IN
= NTSC 40 IRE调制的斜坡，
f
CLK
= 14.3 MSPS
V
IN
= 2V ， 1MHz的，女
CLK
= 20MHz的
1.8
0.9
48
0.18
58
47
7.4
%
度
dB
%
dB
dB
位
数字输出= 0 ，
V
IN
– = V
IN- BIAS
， Vref的
OUT
= VREF
IN
数字输出= 255 ，
V
IN
– = V
IN- BIAS
， Vref的
OUT
= VREF
IN
0.5
2.5
±20
4.0
150
±30
V
V
A
pF
兆赫
输入电流
输入电容
模拟输入带宽
参考输出
V
IN- BIAS
VREF
OUT
V
凛
f
CLK
= 20MHz的
V
IN
= 2V
1.45
IREF
OUT
= 50A
0.97
1.5
1.0
1.55
1.03
±5
V
V
A
3
ML6401
电气特性
（续）
参数
开关特性
最大CLK输入频率
时钟占空比
t
威尔斯亲王医院
t
PWL
模拟数字转换器输入 - CLK
低电平输入电压
高电平输入电压
低电平输入电流
高电平输入电流
输入电容
时间 - 数字输出（C
L
= 15pF的，我
OL
= 2毫安，R
L
= 2kΩ的，女
CLK
= 20MHz的）
采样延迟
输出保持时间
输出的延迟时间
三态延迟时间 - 输出使能
三态延迟时间 - 输出禁止
模拟数字转换器输出 - 数字
低电平输出电压
高电平输出电压
输出电流在三态模式
耗材
模拟，数字&输出电源电压
模拟电源电流
数字电源电流
输出电源电流
STATIC
f
CLK
= 20MHz的
f
CLK
= 20MHz的，C
L
= 0pF
4.5
26
10
4
5.5
34
15
10
V
mA
mA
mA
I
OL
= 2毫安
I
OH
= 2毫安
0
2.4
–20
0.6
VCC
O
+20
V
V
A
t
DS
t
HO
t
DO
4
5
5
12
18
10
10
10
30
25
20
ns
ns
ns
ns
ns
V
IL
V
IH
V
IL
= 0.1V
V
IH
= VDD
D
– 0.1V
0
2.4
–5
–5
4.0
0.8
VDD
D
+5
+5
V
V
A
A
pF
CLK = 13.5兆赫
CLK
≤
20MHz
CLK
≤
20MHz
20
40
25
25
25
60
兆赫
%
ns
ns
条件
民
典型值
最大
单位
注1 ：
限制由100 ％的测试，取样，或相关性最差情况下的测试条件保证。
时序图
样品
(V
IN
+) – (V
IN
–)
N+1
N+2
N+3
N
N+4
t
DS
CLK
N–3
N–2
t
HO
N–1
N
t
威尔斯亲王医院
OUT
N+1
t
PWL
D0到D7
t
DO
4
QQ：2881677436 复制
