MK5027
SS7信令
链路控制器
CMOS
完全兼容的两个8或16
位系统
系统时钟频率10MHz的。数据
速率可达2.5Mbps FOR SS7协议
处理， 7Mbps透明
HDLC模式
完整LEVEL 2实现
兼容1988 CCITT ， AT&T ，
ANSI和Bellcore信令系
TEM 7号链路层协议
52引脚PLCC和48引脚DIP引脚对引脚
兼容SGS- THOMSON
X.25芯片（ MK5025 ）与近PIN- FOR-
引脚兼容于SGS- THOM-
SON VLANCE芯片（ MK5032 ）
缓冲区管理，包括：
- 初始化块
- 独立的接收和发送戒指
- 变量描述符环和窗口大小。
与编程芯片DMA控制
梅布尔突发长度
可选择的BEC或PCR RETRANSMIS-
SION方法，包括强迫RE-
变速器PCR
处理所有7 SS7定时器
处理所有SS7帧格式化：
- 零位插入和删除
- FCS的产生和检测
- 帧定界具有标志
可编程最小信号单元
间距（旗苏之间的号码）
处理所有测序和LINK
控制
16或32个位选择FCS 。
测试设备：
- 内部环回
- 静音环回
- 可选的内部数据时钟发生器
- 自我测试
所有的输入和输出为TTL COM-
兼容
可编程全额或半DU-
PLEX操作
描述
在SGS - THOMSON信令系统＃ 7显
nalling链路控制器（ MK5027 ）是VLSI半
1989年8月
DIP48
PLCC52
导体器件提供了一个完整的链接
控制功能符合1988年CCITT
版本SS7的。这包括帧格式，
透明度（即所谓的“位stufling ” ） ，错误恢
ERY由两种类型的重传，误差监控
荷兰国际集团，序列号控制，链路状态CON-
控制和FISU产生。一个优秀的
该MK5027的特点是它的缓冲区管理
其中包括片上DMA 。此功能允许
用户handlq接收多个数据包，
在一个时间发送数据。 （传统的数据链接 -
控制芯片加上一个独立的DMA芯片将han-
DLE数据在同一时间只有一个街区。 ）的
MK5027可以与任何流行的几种使用
16和8位微处理器，如68000 ，
6800 ， Z8000 ， Z80 ， LSI- 11 ， 8086 ， 8088 ， 8080 ，等等。
图1：
引脚连接。
VSS -GND
DAL07
DAL06
DAL05
DAL04
DAL03
DAL02
DAL01
DAL00
读
INTR
DALI
DALO
DAS
BMO ， BYTE ， BUSREL
BMI ， BUSAKO
HOLD ， BUSRQ
ALE ， AS
HLDA
CS
ADR
准备
RESET
VSS -GND
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
48
47
46
45
44
43
42
41
的VCC （+ 5V）
DAL08
DAL09
DAL10
DAL11
DAL12
DAL13
DAL14
DAL15
A16
A17
A18
A19
A20
A21
A22
A23
RD
DSR ， CTS
TD
系统时钟
RCLK
DTR ， RTS
TCLK
M
K
5
0
H
2
5
40
39
38
37
36
35
34
33
32
31
30
29
28
27
26
25
1/19
MK5027
表1：
引脚说明。
图例：
I
IO
OD
仅输入
输入/输出
O
3S
只有输出
3-State
漏极开路（无内部上拉）
PIN码（ S）
2-9
40-47
TYPE
IO/3S
Descriplion
时间复用的数据地址总线。中的一个地址部
存储器转移， DALe15 ：00中包含的存储器中的低16位
地址。
中的存储器传输， DAL<15数据部分： 00>包含
读取或写入数据，这取决于传输的类型。
读指示操作，该总线控制器正在执行的类型
在一个总线事务。读由MK5027从动仅当它是
总线主机。 READ是有效的整个总线交易过程中，是
三态在其他时间。
MK5027作为总线从站：
READ =高 - 数据被放置在DAL线的芯片。
读= LOW - 数据采取关闭DAL线由芯片。
MK5027作为总线主：
读= HIGH - 数据采取关闭DAL线由芯片。
READ =低 - 数据被放置在DAL线的芯片。
中断是一个关注断线，指示一个或一个以上的
以下CSR0状态标志设置：小姐， MERR ， RINT ，色彩或PINT 。
中断是由CSR0<0.9> ， INEA = 1启用。
DAL IN是一个外部总线收发器控制线。 DALI是由驱动
MK5027仅当它是BUS MASTER 。 DALI是断言的
MK5027当|从读取的数据部分在DAL线广告
传输。 DALI写传输过程中不被肯定。
DAL OUT为外部总线收发器控制线。 DALO由驱动
该MK5027仅当它是总线主控器。 DALO有效时
当它的地址部分在驱动DAL线MK5027
阅读转移或写传输的时间。
数据选通定义了数据portio ，正交易的。根据定义，
数据是稳定的，有效的从低到DAS的高过渡。该信号是
由MK5027驱动，而它的总线主控器。在总线
从操作，此引脚用作输入。在其他时间信号
为三态。
I / O引脚15和16均通过CSR4 。如果位CSR4的06
设定为1 ，销15变为输入BUSREL和所使用的宿主，以
信号的MK5027终止当前的总线传输后爆DMA
已完成。如果位06是明确的引脚15为输出，表现为
下面描述用于销16 。
信号名称
DAL<15 ： 00>
读
10
IO/3S
INTR
11
O / OD
DALI
12
O/3S
DALO
13
O/3S
DAS
14
IO/3S
BMO
字节
BUSREL
15
IO/3S
注意：
引脚输出显示的是48引脚DIP 。
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MK5027
表1：
引脚说明（续）
信号名称
BM1
BUSAKO
PIN码（ S）
16
TYPE
O/3S
Descriplion
销15和16是可编程的，虽然位CSR4 （ BCON ） 00 。
如果CSR4<00> BCON = 0，
I / O引脚15 = BMO （O / 3S ）
I / O引脚16 = BM1 （O / 3S ）
字节MASK<1 ： 0>指示在DAL字节（S）以进行读或写
在此总线事务。 MK5027驱动这些线路只作为总线
硕士。 MK5027忽略时，它是一个公交车从站的BM线。
字节选择完成，如下表中所述。
BM1
BM0
传输类型
低
低
整个单词
低
高
高字节（ DAL<15 ： 08> ）
高
低
低字节（ DAL<07 ： 00> ）
高
高
无
如果CSR4<00>BCON = 1，
I / O引脚15 =字节（ O / 3S ）
I / O引脚16 = BUSAKO （ O）
字节选择是通过使用字节行，并在DAL<00>锁存
总线事务的地址部分。 MK5027硬盘只有一个字节
Bus Master，和忽略它，当一个总线从。字节选择是作为
在下表中列出。
字节
低
低
高
高
DAL<00>
低
高
低
高
传输类型
整个单词
非法条件
低字节
高字节
HOLD
BUSRQ
17
IO / OD
ALE
AS
18
O/3S
HLDA
19
I
BUSAKO是一个总线请求菊花链输出。如果MK5027不要求
公共汽车和收到HLDA ， BUSAKO将驱动为低电平。如果MK5027是
请求时，它接收HLDA总线， BUSAKO仍将维持高位。
注：所有传输都是整个单词，除非MK5027配置为8
位操作。
销17通过位CSR4 0构成。
如果CSR4<00> BCON = 0，
I / O引脚17 = HOLD
HOLD请求被提出，通过MK5027时，它需要一个DMA周期，如果
HLDA是无效的，而不管HOLD引脚的先前状态。
HOLD保持低电平整个随后的总线事务。
如果CSR4<00> BCON = 1，
I / O引脚17 = BUSRQ
BUSRQ被断言由MK5027时，它需要一个DMA周期，如果事先
在BUSRQ引脚的状态是高HLDA无效。 BUSRQ举行
低整个随后的总线事务。
地址选通脉冲的有效电平是通过CSR4可编程的。
而这一信号是在发生了一个总线传输的地址部分的
断言水平。这个信号由MK5027驱动，而它是总线
MASTER 。在其他时间，信号为三态。
如果CSR4<01>艾康= 0，
I / O引脚18 = ALE
地址锁存使能用于解复用DAL线和定义
转移的地址部分和数据部分期间保持低电平。
如果CSR4<01>艾康= 1，
I / O引脚18 = AS
作为AS ，该信号脉冲总线的地址部分中的低
传输。低到AS的高转变可以由一个从属设备，以
频闪地址到寄存器中。
AS是ALE有效的倒置。
HOLD AKNOWLEDGE是拿回应。当HLDA为低响应
以持有MK5027的说法，该MK5027是总线主站。 HLDA应
HOLD后才desasserted已经发布了MK5027 。
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MK5027
表1：
引脚说明（续）
信号名称
CS
ADR
PIN码（ S）
20
21
TYPE
I
I
Descriplion
片选指示，当低时，该MK5027是从设备
为数据transfer.CS必须有效througout的丘里交易。
地址选择寄存器地址或端口的寄存器数据端口。它
必须在整个传输的数据部分有效并且只用于
由芯片当CS为低。
ADR
低
高
准备
22
IO / OD
PORT
寄存器DATA PORT
注册地址端口
当MK5027是一种总线主控， READY是一个异步
从总线内存该内存将接受一个数据确认
写周期或内存已经提上了DAL线中读取数据
周期。
作为一名公交车从站时， MK5027断言就绪时，它已经把资料上的
在读周期DAL线或即将从DAL线取数据
在写周期。 READY是向DAS一个响应，它就会被释放
DAS或CS之后被否定。
RESET是总线信号，将导致MK5027停止营业，清晰
其内部逻辑和输入与CSR0集的电源关闭位空闲状态。
传输时钟。 A 1x提供时钟输入发射机时机。 TD的变化
在TCLK的下降沿。 TCLK的频率可能不大于
比SYSCLK的频率。
数据终端就绪，发送请求。调制解调器控制引脚。针
26是可配置的，通过CSR5 。该引脚可被编程的行为
作为输出RTS或可编程IO管脚DTR 。如果配置为RTS，该
MK5027将断言该引脚，如果它有数据要发送，并在整个
传输的信号单元的。
接收时钟。 A 1x提供时钟输入接收时序。 RD进行采样
RCLK的上升沿。 RCLK的频率可能不大于
SYSCLK的频率。
系统时钟。系统时钟用于MK5027的内部定时。
SYSCLK应该是一个方波的频率，高达10MHz 。
传输数据。发送的串行数据输出。
数据集就绪，清除发送。调制解调器控制引脚。销30是
配置通过CSR5 。该引脚可通过编程来表现为
输入CTS或可编程IO引脚DSR 。如果配置为CTS，所述
MK5027将发送所有的人，而CTS是很高的。
接收数据。接收到的串行数据输入。
地址位<23 ： 16>一起使用的DAL <15 ： 00> ，以产生一个
24位地址。 MK5027驱动这些线路只能作为总线主控。
如在CSR4<7> BAEN描述A23- A20也可以连续地驱动
位。
接地引脚
电源引脚
+ 5.0VDC
±
5%
RESET
TCLK
23
25
I
I
DTR
RTS
26
IO
RCLK
27
I
系统时钟
TD
DSR
CTS
28
29
30
I
O
IO
RD
A<23 ： 16>
31
32-39
I
O/3S
VSS -GND
VCC
1, 24
48
4/19
QQ：2880707522 复制
