MK2069-01
线卡时钟同步
引脚分配
ST0
ST1
RT0
RT1
FT0
FT1
FT2
FT3
FT4
FT5
RV0
VDDT
GNDT
X1
VDDV
X2
GNDv
LFR
LF
IS （E T）
FV0
FV1
FV2
FV3
FV4
FV5
FV6
FV7
1
2
3
4
5
6
7
8
9
56
55
54
53
52
51
50
49
48
SV2
SV1
SV0
RV1
MX0
IC L·K 1
OEL
OET
OEV
OER
VDD
LD
TCLK
VDDP
VCLK
GNDP
RCLK
LDR
GND
最不发达国家
CLR
IC L·K 0
IC L·K 2
MX1
FV11
FV10
FV9
FV8
VCXO的PLL反馈分频器选择
FV11 ： 0 FV分频比
笔记
0...00
2
对于FV地址0 4094 ，
0...01
3
FV除数=地址+ 2
:
:
1...10
4096
1...11
1
VCXO的PLL缩放分频器选择表
SV2 SV1 SV0
0
0
0
0
0
1
0
1
0
0
1
1
1
0
0
1
0
1
1
1
0
1
1
1
SV分频比
4
6
8
10
12
2
16
1
m·K的2 0 6 9 1 -0
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
47
46
45
44
43
42
41
40
39
38
37
36
35
34
33
32
31
30
29
翻译PLL参考分频器选择
表
RT1 RT0
0
0
0
1
1
0
1
1
RT分压比
2
3
4
1
翻译PLL反馈分频器选择
FT5 ： 0
FT分频器
比
2
3
:
64
1
笔记
输入选择表
输入多路复用器选型表
MX1 MX0
0
0
0
1
1
0
1
1
输入选择
ICLK0
ICLK0
ICLK1
ICLK2
000000
000001
:
111110
111111
对于FT地址0 62 ，
FT除数=地址+ 2
翻译PLL缩放分频器选择表
ST1 ST0
0
0
0
1
1
0
1
1
ST分频比
2
4
8
16
VCXO的PLL的参考除法器选型表
RV1 RV0
0
0
0
1
1
0
1
1
RV分压比
4
128
2
1
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引脚说明
针
数
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
31
32
33
34
35
36
37
38
39
40
41
针
名字
ST0
ST1
RT0
RT1
FT0
FT1
FT2
FT3
FT4
FT5
RV0
VDDT
GNDT
X1
VDDV
X2
GNDv
LFR
LF
ISET
FV0
FV1
FV2
FV3
FV4
FV5
FV6
FV7
FV8
FV9
FV10
FV11
MX1
ICLK2
ICLK0
CLR
最不发达国家
GND
LDR
RCLK
GNDP
针
TYPE
输入
输入
输入
输入
输入
输入
输入
输入
输入
输入
输入
动力
地
-
动力
-
地
-
-
-
输入
输入
输入
输入
输入
输入
输入
输入
输入
输入
输入
输入
输入
输入
输入
输入
-
地
-
产量
地
引脚说明
扩展分频器位0输入，翻译PLL（内部上拉） 。
扩展分频器位1路输入，翻译PLL（内部上拉） 。
参考分频器位0输入，翻译PLL（内部上拉） 。
参考分频器位1路输入，翻译PLL（内部上拉） 。
反馈分频器位0输入，翻译PLL（内部上拉） 。
反馈分频器位1路输入，翻译PLL（内部上拉） 。
反馈分频器2位输入，翻译PLL（内部上拉） 。
反馈分频器位3输入，翻译PLL（内部上拉） 。
反馈分频器4位输入，翻译PLL（内部上拉） 。
反馈分频器5位输入，翻译PLL（内部上拉） 。
参考分频器位0输入， VCXO的PLL （内部上拉） 。
对于翻译PLL电源连接。
接地连接的转换器PLL 。
晶体振荡器的输入。该引脚连接到外部参考晶振。
针对VCXO的PLL电源连接。
晶体振荡器的输出。该引脚连接到外部参考晶振。
接地连接的VCXO的PLL 。
环路滤波器的连接，参考节点。参阅环路滤波器电路第6页。
环路滤波器连接，活动节点。参阅环路滤波器电路第6页。
电荷泵电流的输入设置。参阅环路滤波器电路第6页。
反馈分频器位0输入， VCXO的PLL （内部上拉） 。
反馈分频器位1路输入， VCXO的PLL （内部上拉） 。
反馈分频器2位输入， VCXO的PLL （内部上拉） 。
反馈分频器位3输入， VCXO的PLL （内部上拉） 。
反馈分频器4位输入， VCXO的PLL （内部上拉） 。
反馈分频器5位输入， VCXO的PLL （内部上拉） 。
反馈分频器6位输入， VCXO的PLL （内部上拉） 。
反馈分频器第7位输入， VCXO的PLL （内部上拉） 。
反馈分频器8位输入， VCXO的PLL （内部上拉） 。
反馈分频器9位输入， VCXO的PLL （内部上拉） 。
反馈分频器10位输入， VCXO的PLL （内部上拉） 。
反馈分频器11位输入， VCXO的PLL （内部上拉） 。
输入MUX选择位1 （内部上拉） 。
参考时钟输入2 。
参考时钟输入0可承受5V输入。
清除输入，清除VCXO的PLL分频器时低（内部上拉） 。
锁定检测阈值设置电路连接。请参阅电路10页。
数字地连接。
锁定检测阈值设置电路连接。请参阅电路10页。
VCXO的PLL相位检测器参考时钟输出。
接地的输出驱动器（ VCLK ， TCLK ， RCLK ， LD ， LDR ） 。
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MK2069-01
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针
数
42
43
44
45
46
47
48
49
50
51
52
53
54
55
56
针
名字
VCLK
VDDP
TCLK
LD
VDD
OER
OEV
OET
OEL
ICLK1
MX0
RV1
SV0
SV1
SV2
针
TYPE
产量
动力
产量
产量
动力
输入
输入
输入
输入
输入
输入
输入
输入
输入
输入
引脚说明
从VCXO的PLL时钟输出
输出驱动器（ VCLK ， TCLK ， RCLK ， LD ， LDR ）电源连接。
从翻译PLL时钟输出
锁定检测输出。
数字电路的电源连接。
输出使RCLK 。 RCLK为三态时低（内部上拉） 。
输出使VCLK 。 VCLK是三态时低（内部上拉） 。
输出使能TCLK 。 TCLK是三态，译者PLL被禁止
当低（内部上拉） 。
输出使LD和贷存比。两者都是三态时低（内部上拉） 。
参考时钟输入1，可承受5V输入。
输入MUX选择位0输入（内部上拉） 。
参考分频器位1路输入， VCXO的PLL （内部上拉） 。
洁牙机分频器位0输入， VCXO的PLL （内部上拉） 。
定标器分频器位1路输入， VCXO的PLL （内部上拉） 。
定标器分频器2位输入， VCXO的PLL （内部上拉） 。
功能说明
该MK2069-01是基于一个PLL（锁相环）
时钟发生器，用于产生输出时钟
同步于输入参考时钟。它包含
两个级联PLL与用户可选择的分频比。
在第一PLL是压控型和使用外部
可牵引的晶体作为正常“ VCO ”的一部分（电压
控制振荡器） PLL的功能。使用一
VCXO即使保证了低相位噪声时钟源
当一个低PLL环路带宽中实现。低
环路带宽在需要时将输入参考
频率较低时，或者当抖动输入的衰减
参考是期望的。
第二锁相环用于转换或乘
压控振荡器的PLL的频率具有最大
27MHz的输出频率。这第二个PLL ，或
翻译PLL ，采用一个片上VCO电路，可以
提供一个输出时钟高达160兆赫。译者
PLL使用高环路带宽（典型地大于
1兆赫），以保证对VCO的时钟输出的稳定性。它
需要一个稳定的，高频率的输入参考哪些
是由VCXO的PLL提供。
分频器块的两个PLL中的分频值
通过器件引脚配置设置。这使
系统设计人员定义如下：
输入时钟频率
VCXO晶振频率
VCLK输出频率
RCLK输出频率，这也是相
VCXO的PLL的检测频率。
TCLK输出频率
任何未使用的时钟或逻辑输出可为三态，以
减少对其它时钟干扰（抖动，相位噪声）
输出。输出也可以是三态系统
测试目的。
外部部件用于配置压控振荡器
PLL环路响应。这是为了最大限度地提高环
稳定性和达到预期的输入时钟抖动
衰减特性。
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应用信息
该MK2069-01是一个混合模拟/数字集成
电路，其是将PCB（印刷电路板）敏感
布局和外部组件的选择。二手
适当地，该设备将提供相同的高
性能从罐头VCXO ，基于预期
混合计时装置，但以较低的成本。为了避免
意想不到的问题，指导在所提供的
下面的部分应遵循。
设置TCLK输出频率
TCLK的时钟频率由下式决定：
FT分频器
-
F（ TCLK ） = ---------------------------
×
F（ VCLK ）
RT分频器
其中：
FT分频器= 1 64
RT分频器= 1至4
TCLK的频率范围是由操作设定
内部VCO电路和输出分隔的范围
选择：
F（ TCLK ）
f(VC0)
=
----------------------
-
ST分频器
设置VCLK输出频率
在VCLK的输出的频率是由确定的
下列关系式：
FV分频器
-
F（ VCLK ） = ---------------------------
×
F（ ICLK ）
RV分频器
其中：
FV分频器= 1 4096
RV分频器= 1,2,4或128
VCLK的操作频率范围是由设定
外部VCXO允许的频率范围
晶体和由内部VCXO分频器选择：
F（ VCLK ）
f
(
VCXO
)
=
----------------------
-
其中：
F（ VCO ）= 40至320兆赫
ST分频器= 2,4,8或16
较高的VCO频率一般会产生较低
相位噪声，因此是优选的。
MK2069-01环路响应和抖动
衰减特性
该MK2069-01会降低相位抖动的传递
存在于输入的参考时钟，以输出时钟。
此操作被称为抖动衰减。该
VCXO的PLL环路的低通频率响应是
提供输入的抖动衰减的机制。
时钟抖动，更准确地称为相位抖动，是
时钟周期的总不稳定性可以是
使用示波器在时域测量，为
实例。抖动是由相位噪声从而可以
在频域表示。相
输入参考时钟的噪声被衰减
根据VCXO的PLL的低通频率
响应曲线。的响应曲线，因此抖动
衰减特性，可以通过建立
外部MK2069-01被动的选择
组件和其他设备中设置的说明
以下部分。
SV分频器
其中：
F（ VCXO ） = F （外部晶振） = 8 27 MHz的
SV分频器= 1,2,4,6,8,10,12或16
更高的晶振频率通常会产生较低
相位噪声，因此是优选的。晶体
13.5 MHz和27 MHz之间的频率为
推荐使用。
因为VCLK由外部晶体生成，所述
VCLK的在一个给定的配置中，频率范围
限定于晶体的可牵引范围。这是
保证是+/- 115 ppm的最小值。这种频率
范围以ppm也适用于输入时钟和其它
时钟输出，如果该设备是保持频率
锁定到输入端，这是需要的正常
操作。
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引脚分配
ST0
ST1
RT0
RT1
FT0
FT1
FT2
FT3
FT4
FT5
RV0
VDDT
GNDT
X1
VDDV
X2
GNDv
LFR
LF
IS （E T）
FV0
FV1
FV2
FV3
FV4
FV5
FV6
FV7
1
2
3
4
5
6
7
8
9
56
55
54
53
52
51
50
49
48
SV2
SV1
SV0
RV1
MX0
IC L·K 1
OEL
OET
OEV
OER
VDD
LD
TCLK
VDDP
VCLK
GNDP
RCLK
LDR
GND
最不发达国家
CLR
IC L·K 0
IC L·K 2
MX1
FV11
FV10
FV9
FV8
VCXO的PLL反馈分频器选择
FV11 ： 0 FV分频比
笔记
0...00
2
对于FV地址0 4094 ，
0...01
3
FV除数=地址+ 2
:
:
1...10
4096
1...11
1
VCXO的PLL缩放分频器选择表
SV2 SV1 SV0
0
0
0
0
0
1
0
1
0
0
1
1
1
0
0
1
0
1
1
1
0
1
1
1
SV分频比
4
6
8
10
12
2
16
1
m·K的2 0 6 9 1 -0
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
47
46
45
44
43
42
41
40
39
38
37
36
35
34
33
32
31
30
29
翻译PLL参考分频器选择
表
RT1 RT0
0
0
0
1
1
0
1
1
RT分压比
2
3
4
1
翻译PLL反馈分频器选择
FT5 ： 0
FT分频器
比
2
3
:
64
1
笔记
输入选择表
输入多路复用器选型表
MX1 MX0
0
0
0
1
1
0
1
1
输入选择
ICLK0
ICLK0
ICLK1
ICLK2
000000
000001
:
111110
111111
对于FT地址0 62 ，
FT除数=地址+ 2
翻译PLL缩放分频器选择表
ST1 ST0
0
0
0
1
1
0
1
1
ST分频比
2
4
8
16
VCXO的PLL的参考除法器选型表
RV1 RV0
0
0
0
1
1
0
1
1
RV分压比
4
128
2
1
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引脚说明
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13
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15
16
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18
19
20
21
22
23
24
25
26
27
28
29
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32
33
34
35
36
37
38
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名字
ST0
ST1
RT0
RT1
FT0
FT1
FT2
FT3
FT4
FT5
RV0
VDDT
GNDT
X1
VDDV
X2
GNDv
LFR
LF
ISET
FV0
FV1
FV2
FV3
FV4
FV5
FV6
FV7
FV8
FV9
FV10
FV11
MX1
ICLK2
ICLK0
CLR
最不发达国家
GND
LDR
RCLK
GNDP
针
TYPE
输入
输入
输入
输入
输入
输入
输入
输入
输入
输入
输入
动力
地
-
动力
-
地
-
-
-
输入
输入
输入
输入
输入
输入
输入
输入
输入
输入
输入
输入
输入
输入
输入
输入
-
地
-
产量
地
引脚说明
扩展分频器位0输入，翻译PLL（内部上拉） 。
扩展分频器位1路输入，翻译PLL（内部上拉） 。
参考分频器位0输入，翻译PLL（内部上拉） 。
参考分频器位1路输入，翻译PLL（内部上拉） 。
反馈分频器位0输入，翻译PLL（内部上拉） 。
反馈分频器位1路输入，翻译PLL（内部上拉） 。
反馈分频器2位输入，翻译PLL（内部上拉） 。
反馈分频器位3输入，翻译PLL（内部上拉） 。
反馈分频器4位输入，翻译PLL（内部上拉） 。
反馈分频器5位输入，翻译PLL（内部上拉） 。
参考分频器位0输入， VCXO的PLL （内部上拉） 。
对于翻译PLL电源连接。
接地连接的转换器PLL 。
晶体振荡器的输入。该引脚连接到外部参考晶振。
针对VCXO的PLL电源连接。
晶体振荡器的输出。该引脚连接到外部参考晶振。
接地连接的VCXO的PLL 。
环路滤波器的连接，参考节点。参阅环路滤波器电路第6页。
环路滤波器连接，活动节点。参阅环路滤波器电路第6页。
电荷泵电流的输入设置。参阅环路滤波器电路第6页。
反馈分频器位0输入， VCXO的PLL （内部上拉） 。
反馈分频器位1路输入， VCXO的PLL （内部上拉） 。
反馈分频器2位输入， VCXO的PLL （内部上拉） 。
反馈分频器位3输入， VCXO的PLL （内部上拉） 。
反馈分频器4位输入， VCXO的PLL （内部上拉） 。
反馈分频器5位输入， VCXO的PLL （内部上拉） 。
反馈分频器6位输入， VCXO的PLL （内部上拉） 。
反馈分频器第7位输入， VCXO的PLL （内部上拉） 。
反馈分频器8位输入， VCXO的PLL （内部上拉） 。
反馈分频器9位输入， VCXO的PLL （内部上拉） 。
反馈分频器10位输入， VCXO的PLL （内部上拉） 。
反馈分频器11位输入， VCXO的PLL （内部上拉） 。
输入MUX选择位1 （内部上拉） 。
参考时钟输入2 。
参考时钟输入0可承受5V输入。
清除输入，清除VCXO的PLL分频器时低（内部上拉） 。
锁定检测阈值设置电路连接。请参阅电路10页。
数字地连接。
锁定检测阈值设置电路连接。请参阅电路10页。
VCXO的PLL相位检测器参考时钟输出。
接地的输出驱动器（ VCLK ， TCLK ， RCLK ， LD ， LDR ） 。
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名字
VCLK
VDDP
TCLK
LD
VDD
OER
OEV
OET
OEL
ICLK1
MX0
RV1
SV0
SV1
SV2
针
TYPE
产量
动力
产量
产量
动力
输入
输入
输入
输入
输入
输入
输入
输入
输入
输入
引脚说明
从VCXO的PLL时钟输出
输出驱动器（ VCLK ， TCLK ， RCLK ， LD ， LDR ）电源连接。
从翻译PLL时钟输出
锁定检测输出。
数字电路的电源连接。
输出使RCLK 。 RCLK为三态时低（内部上拉） 。
输出使VCLK 。 VCLK是三态时低（内部上拉） 。
输出使能TCLK 。 TCLK是三态，译者PLL被禁止
当低（内部上拉） 。
输出使LD和贷存比。两者都是三态时低（内部上拉） 。
参考时钟输入1，可承受5V输入。
输入MUX选择位0输入（内部上拉） 。
参考分频器位1路输入， VCXO的PLL （内部上拉） 。
洁牙机分频器位0输入， VCXO的PLL （内部上拉） 。
定标器分频器位1路输入， VCXO的PLL （内部上拉） 。
定标器分频器2位输入， VCXO的PLL （内部上拉） 。
功能说明
该MK2069-01是基于一个PLL（锁相环）
时钟发生器，用于产生输出时钟
同步于输入参考时钟。它包含
两个级联PLL与用户可选择的分频比。
在第一PLL是压控型和使用外部
可牵引的晶体作为正常“ VCO ”的一部分（电压
控制振荡器） PLL的功能。使用一
VCXO即使保证了低相位噪声时钟源
当一个低PLL环路带宽中实现。低
环路带宽在需要时将输入参考
频率较低时，或者当抖动输入的衰减
参考是期望的。
第二锁相环用于转换或乘
压控振荡器的PLL的频率具有最大
27MHz的输出频率。这第二个PLL ，或
翻译PLL ，采用一个片上VCO电路，可以
提供一个输出时钟高达160兆赫。译者
PLL使用高环路带宽（典型地大于
1兆赫），以保证对VCO的时钟输出的稳定性。它
需要一个稳定的，高频率的输入参考哪些
是由VCXO的PLL提供。
分频器块的两个PLL中的分频值
通过器件引脚配置设置。这使
系统设计人员定义如下：
输入时钟频率
VCXO晶振频率
VCLK输出频率
RCLK输出频率，这也是相
VCXO的PLL的检测频率。
TCLK输出频率
任何未使用的时钟或逻辑输出可为三态，以
减少对其它时钟干扰（抖动，相位噪声）
输出。输出也可以是三态系统
测试目的。
外部部件用于配置压控振荡器
PLL环路响应。这是为了最大限度地提高环
稳定性和达到预期的输入时钟抖动
衰减特性。
MDS 2069-01
集成电路系统
l
4
525镭CE应力状态吨，萨圣何塞， CA 951 26
l
修订版050203
TE L（ 4 08 ） 295 800 -9
l
www.icst.com
MK2069-01
线卡时钟同步
应用信息
该MK2069-01是一个混合模拟/数字集成
电路，其是将PCB（印刷电路板）敏感
布局和外部组件的选择。二手
适当地，该设备将提供相同的高
性能从罐头VCXO ，基于预期
混合计时装置，但以较低的成本。为了避免
意想不到的问题，指导在所提供的
下面的部分应遵循。
设置TCLK输出频率
TCLK的时钟频率由下式决定：
FT分频器
-
F（ TCLK ） = ---------------------------
×
F（ VCLK ）
RT分频器
其中：
FT分频器= 1 64
RT分频器= 1至4
TCLK的频率范围是由操作设定
内部VCO电路和输出分隔的范围
选择：
F（ TCLK ）
f(VC0)
=
----------------------
-
ST分频器
设置VCLK输出频率
在VCLK的输出的频率是由确定的
下列关系式：
FV分频器
-
F（ VCLK ） = ---------------------------
×
F（ ICLK ）
RV分频器
其中：
FV分频器= 1 4096
RV分频器= 1,2,4或128
VCLK的操作频率范围是由设定
外部VCXO允许的频率范围
晶体和由内部VCXO分频器选择：
F（ VCLK ）
f
(
VCXO
)
=
----------------------
-
其中：
F（ VCO ）= 40至320兆赫
ST分频器= 2,4,8或16
较高的VCO频率一般会产生较低
相位噪声，因此是优选的。
MK2069-01环路响应和抖动
衰减特性
该MK2069-01会降低相位抖动的传递
存在于输入的参考时钟，以输出时钟。
此操作被称为抖动衰减。该
VCXO的PLL环路的低通频率响应是
提供输入的抖动衰减的机制。
时钟抖动，更准确地称为相位抖动，是
时钟周期的总不稳定性可以是
使用示波器在时域测量，为
实例。抖动是由相位噪声从而可以
在频域表示。相
输入参考时钟的噪声被衰减
根据VCXO的PLL的低通频率
响应曲线。的响应曲线，因此抖动
衰减特性，可以通过建立
外部MK2069-01被动的选择
组件和其他设备中设置的说明
以下部分。
SV分频器
其中：
F（ VCXO ） = F （外部晶振） = 8 27 MHz的
SV分频器= 1,2,4,6,8,10,12或16
更高的晶振频率通常会产生较低
相位噪声，因此是优选的。晶体
13.5 MHz和27 MHz之间的频率为
推荐使用。
因为VCLK由外部晶体生成，所述
VCLK的在一个给定的配置中，频率范围
限定于晶体的可牵引范围。这是
保证是+/- 115 ppm的最小值。这种频率
范围以ppm也适用于输入时钟和其它
时钟输出，如果该设备是保持频率
锁定到输入端，这是需要的正常
操作。
MDS 2069-01
集成电路系统
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5
525镭CE应力状态吨，萨圣何塞， CA 951 26
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修订版050203
TE L（ 4 08 ） 295 800 -9
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