MK2049-45
3.3V通信时钟PLL
描述
该MK2049-45是双锁相环（ PLL ）
装置，该装置可以提供频率合成和抖动
衰减。在第一PLL是基于VCXO和使用
可牵引水晶跟踪信号漂移和衰减
输入抖动。第二个PLL是一个翻译的频率
乘法。基本结构是由一个确定
模式/频率选择表。环路带宽和
阻尼系数可通过外部可编程环路
过滤元件的选择。
缓冲模式接受10到50MHz的输入和意志
提供一种抖动衰减输出在0.5× ICLK ， 1×
ICLK或2 x ICLK 。在这种模式下， MK2049-45是理想
从高频时钟滤波抖动。
在外部模式， ICLK接受8 kHz的时钟和意志
从普通的表产生输出频率
communciations时钟速率， CLK和CLK / 2 。这
允许对时钟的产生频率锁定到
8 kHz的背板时钟，简化时钟
在通信系统中同步。
该MK2049-45可以动态之间切换
T1，E1， T3，E3的输出具有相同的24.576 MHz的
水晶。
ICS可以自定义这些设备的许多其他
不同的频率。请联系您的ICS代表
了解更多详情。
特点
采用20引脚SOIC
3.3 V ±5 ％操作
符合TR62411 ， ETS300 011和GR- 1244
规范MTIE ，拉入/保持范围，阶段
瞬变和抖动生成用于Stratum 3 ， 4 ，
和4E
接受多个输入： 8 kHz的背板时钟，或10
到50MHz
锁为8 kHz + 100ppm的（外部模式）
缓冲模式允许10抖动衰减 - 50 MHz的
输入和×1 / X0.5或X1 / X2的输出
精确的内部比例的零ppm误差
输出率包括T1 ， E1 ， T3 ，E3和OC3
约数
可在Pb（铅）免费包装
又见MK2049-34和MK2049-36
框图
R
SET
ISET
C
P
C
S
R
S
CAP2
C
L
CAP1 X1
C
L
可选晶体负载上限
外部可牵引水晶
X2
ICLK
参考
分频器
（缓冲区使用
模式）
相
探测器
VCXO
收费
泵
参考
分频器
VCO
产量
分频器
DIVIDE
2
CLK
CLK/2
VCXO
PLL
反馈
分频器（ N）
翻译者
PLL
反馈
分频器
8k
4
FS3 ： 0
分频值
查表
MDS 2049-45摹
1
修订版101904
集成电路系统公司
●
525马街，圣何塞，加利福尼亚95126
●
电话：（ 408 ） 297-1201
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www.icst.com
MK2049-45
3.3V通信时钟PLL
引脚分配
FS1
X2
X1
VDD
FCAP
VDD
GND
CLK
CLK/2
8k
1
2
3
4
5
6
7
8
9
10
20
19
18
17
16
15
14
13
12
11
FS0
水库
CAP2
GND
CAP1
VDD
GND
ICLK
FS3
FS2
引脚说明
针
数
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
针
名字
FS1
X2
X1
VDD
FCAP
VDD
GND
CLK
CLK/2
8k
FS2
FS3
ICLK
GND
VDD
CAP1
GND
针
TYPE
输入
输入
输入
动力
-
动力
动力
产量
产量
产量
输入
输入
输入
动力
动力
环
滤波器
动力
引脚说明
频率选择1.确定第2页每桌CLK输入/输出。
内部上拉电阻。
水晶连接。连接到MHz的晶体如表2所示页面上。
水晶连接。连接到MHz的晶体如表2所示页面上。
电源。连接到+ 3.3V 。
滤波电容。 1000 pF的陶瓷电容接地。
电源。连接到+ 3.3V 。
连接到接地
0元表第2页：用FS3状态时钟输出来确定。
每个表页2.始终1/2 0 ：时钟输出确定由FS3状态
CLK 。
恢复的8 kHz时钟输出。
频率选择2.确定第2页每桌CLK输入/输出。
内部上拉电阻。
频率选择3.确定第2页每桌CLK输入/输出。
内部上拉电阻。
输入时钟连接。连接到8kHz的背板或MHz的时钟。
连接到地面。
电源。连接到+ 3.3V 。
连接该引脚和CAP2之间的环路滤波电容和电阻。
连接到地面。
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针
数
18
19
20
针
名字
CAP2
水库
FS0
针
TYPE
环
滤波器
-
输入
引脚说明
连接该引脚和CAP1之间的环路滤波电容和电阻。
一个电阻接地。见附表。
频率选择0确定第2页每桌CLK输入/输出。
内部上拉电阻。
输出解码表 - 外部模式（兆赫）
ICLK
8千赫
8千赫
8千赫
8千赫
8千赫
8千赫
8千赫
8千赫
8千赫
8千赫
8千赫
8千赫
8千赫
8千赫
FS3
0
0
0
0
0
0
0
0
1
1
1
1
1
1
FS2
0
0
0
0
1
1
1
1
0
0
0
0
1
1
FS1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
FS0
0
1
0
1
0
1
0
1
0
1
0
1
0
1
CLK/2
1.544
2.048
22.368
17.184
19.44
12.8
25.92
4.096
18.528
12.352
24.576
16.384
17.28
62.5
CLK
3.088
4.096
44.736
34.368
38.88
25.6
51.84
8.192
37.056
24.704
49.152
32.768
34.56
125
8k
8千赫
8千赫
8千赫
8千赫
8千赫
8千赫
8千赫
8千赫
8千赫
8千赫
8千赫
8千赫
8千赫
8千赫
水晶
使用（兆赫）
24.576
24.576
24.576
24.576
19.44
25.6
17.28
16.384
24.704
24.704
16.384
16.384
17.28
25
N
3072
3072
3072
3072
2430
3200
2160
2048
3088
3088
2048
2048
2160
3125
输出解码表 - 缓冲模式（兆赫）
ICLK
20 - 50
10 - 25
FS3
1
1
FS2
1
1
FS1
1
1
FS0
0
1
CLK/2
ICLK
ICLK/2
CLK
2*ICLK
ICLK
8k
不适用
不适用
水晶
ICLK/2
ICLK
N
3
3
0 =直接连接到地， 1 =直接连接到VDD
水晶连接到引脚2和3 ;时钟输入端被施加到引脚13 。
功能说明
该MK2049-45是一个时钟发生器集成电路，其生成
一个输出直接地从一个内部的VCXO电路时钟
其工作原理结合一个外部石英
水晶。压控振荡器是由一个内部的PLL控制
（锁相环）电路，使得设备可以
从输入参考时钟进行再生
时钟。该MK2049-45被配置成提供一个高
频率通信的参考时钟输出
8 kHz的输入时钟或抖动衰减和缓冲一
高频率的输入时钟。有14个可选
输出频率和两个缓冲模式选择。
请参考输出时钟选择表上
第2页。
最典型的PLL时钟器件使用内部VCO
（压控振荡器），用于输出时钟
一代。通过使用VCXO与外部晶体，
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该MK2049-45能够产生一个低抖动，低
内的低带宽PLL相位噪声的输出时钟。
这是为了提供输入时钟抖动衰减和
能够实现稳定的动作与低频
参考时钟。
该VCXO电路需要一个外部晶振可牵引
用于操作。外部环路滤波器元件使
PLL配置低环路带宽。
为了获得合格的晶体设备的列表，请访问
我们的网站：
http://www.icst.com/products/telecom/vcxocrystals.htm
PLL环路滤波器元件
所有的模拟PLL电路中使用的环路滤波器，以建立
工作稳定。该MK2049-45使用外循环
过滤器组件，原因如下：
1）较大的环路滤波器的电容值，可以使用
允许低环路带宽。这使得能够使用
低输入参考时钟频率，也
输入时钟抖动衰减能力。大循环
滤波电容也让高环的阻尼因素
当较少的通带峰值需要。
2）环路滤波器的值可以是用户选择的
优化环路响应特性对于给定的
应用程序。
引用外部元件的原理图
当前页，外部环路滤波器是由
分量R
S
, C
S
和C
P
. R
SET
建立PLL
电荷泵电流，从而影响环
滤波器特性。
工具来优化这四个值
组件可以在这里找到：
http://www.icst.com/products/telecom/
应用信息
输出频率配置
该MK2049-45被配置为生成一组
输出频率从8 kHz的输入时钟。请
参考输出时钟选型表第2页。
输入位FS3 ：0根据该表设置，为的是
外部晶振频率。请参考石英
水晶此页面上关于外部晶振部分
要求。
石英晶体
重要的是正确类型的石英晶体是
与MK2049-45使用。如果不这样做，可能会导致
降频pullability范围，循环无力
锁定，或者过高的输出相位抖动。
该MK2049-45工作由相位锁定VCXO
电路所选择的ICLK输入的输入信号。
该VCXO由外部晶振和中
集成VCXO振荡器电路。以达到最佳的
的性能和可靠性，一个液晶装置用
推荐的参数（如下所示）必须
使用和布局指南在PCB中讨论
布局建议部分必须遵循。
石英晶体振荡的频率是
通过其切割和由外部载荷确定
电容。该MK2049-45采用可变
负载电容片上哪个“拉” ，或改变，所述
频率的晶体。使用指定的结晶
与MK2049-45被设计为具有零
频率误差时的片+杂散的总
电容为14 pF的。为了实现这一点，布局应
使用MK2049-45之间短路痕迹
水晶。
推荐水晶的完整描述
在ICS应用笔记， MAN05参数。
CAP2
C
P
0.0003 F
CAP1
R
S
820千欧
C
S
0.1 F
图3.典型的环路滤波器
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电荷泵电流表
R
SET
(k)
13.02
15
16
18
20
22
24
27
36
47
56
75
100
150
200
电荷泵电流
(I
CP
) (A)
139
125
119
109
100
93
86
68
56
43
35
28
22
15
12
连接到3.3V
电源平面
散装去耦电容
（如1 μF钽）
铁素体
珠子
推荐电源连接
为优化设备性能
VDD引脚
VDD引脚
VDD引脚
0.01 μF去耦电容
晶体负载电容
该器件晶振连接应包括垫
小电容器从X1到地面和从X2到
地，示出为C
L
在外部元件
原理图。这些电容器用于调节
电路板的寄生电容相匹配的名义上
所需的晶体负载电容。由于负载
电容只能在此修整增加
过程中，要保持杂散电容到是很重要的
最低用很短的PCB走线（无孔）
一直晶体和器件。
请参阅MAN05的程序，以确定
电容值。
特别注意事项必须选择循环进行
C成分
S
和C
P
。这些建议能
在被发现
http://www.icst.com/products/telecom/loopfiltercap.htm
系列终端电阻
时钟输出走线超过一英寸应该用系列
终止。以系列终止50Ω迹线（一
常用的走线阻抗） ，放置一个33Ω的电阻
串联在时钟线，尽量靠近时钟输出
销越好。时钟的标称阻抗
输出为20Ω 。 （可选串联端接电阻
未在外部元件示意图所示）。
PCB布局建议
为确保最佳的设备性能和最低的输出
相位噪声，遵循以下原则应该是
观察到。另请参阅推荐的PCB
布局第7页图纸。
1 ）每个0.01 μF的去耦电容应
安装在电路板的元件侧靠近
VDD引脚越好。没有通过的，应使用
之间的去耦电容和VDD引脚。在PCB
跟踪到VDD引脚应保持尽可能的短，
如要通过PCB走线到地面。的距离
铁氧体磁珠和散装解耦从设备是
不太重要。
2）环路滤波器元件还必须放置
接近CHGP和VIN引脚。
P
应该是最接近
到设备。来自其他系统的耦合噪声
去耦电容
对于任何高性能的混合信号IC，该
MK2049-45必须与系统电源隔离
电源噪声，以达到最佳性能。
0.01μF的去耦电容必须连接
每个VDD与PCB地平面之间。对
对干扰系统电源噪声进一步后卫，
在MK2049-45应该使用一个共同的连接
在PCB电源层上的图中所示
下一页。铁氧体磁珠和大容量电容的帮助
减少供应那个可以较低频率的噪声
导致输出时钟的相位调制。
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