MK2049-35
3.3 V通信时钟PLL
描述
该MK2049-35是一个锁相环（PLL）的
接受多种输入基于时钟合成器
频率。用8 kHz的时钟输入为
参考文献中， MK2049-35产生的T1，E1 ，T3
E3和OC3 / 3 ，千兆以太网等
通信频率。这允许
生成的时钟频率锁定到一个8千赫
背板时钟，简化时钟同步
在通信系统。
这部分也有抖动衰减缓冲
能力。在这种模式下， MK2049-35是理想
从具有高时钟抖动滤除抖动。
ICS / MicroClock可以自定义这些设备的
许多其他不同的频率。请联系您
ICS / MicroClock代表了解更多详情。
特点
20引脚SOIC封装
3.3 V± 5 ％操作
符合TR62411 ， ETS300 011和GR- 1244
规范MTIE ，拉入/保持范围，
相位瞬变和抖动生成
层3 ，图4，和图4E
接受多个输入： 8 kHz的背板时钟，
或1050兆赫
锁定为8 kHz ± 100 ppm的（外部模式）
缓冲模式允许抖动衰减
10-50 MHz的输入和X1 / X0.5或X1 / X2输出
精确的内部比例的零ppm误差
输出时钟频率，包括T1 ， E1 ， T3 ， E3 ，
和OC3约数
见MK2049-01 ， -02 ， -03和更多的
在VDD = 5V ，而MK2049-34的选择
更多的选择，在3.3 V
GND
3
水库
框图
VDD
3
FS3 ： 0
4
时钟
输入
参考
X1
水晶
水晶
振荡器
X2
外部/
缓冲模式
MUX
PLL
时钟
合成，
控制，并
抖动
衰减
电路
产量
卜FF器
产量
卜FF器
产量
卜FF器
CLK
CLK/2
8千赫
（外部
模式）
FCAP
CAP1
CAP2
1
修订版121300
集成电路系统公司 525赛街圣何塞 CA 95126 （ 408 ） 295-9800tel www.icst.com
MDS 2049-35一
MK2049-35
3.3 V通信时钟PLL
引脚分配
FS1
X2
X1
VDD
FCAP
VDD
GND
CLK
CLK/2
8K
1
2
3
4
5
6
7
8
9
10
20
19
18
17
16
15
14
13
12
11
FS0
水库
CAP2
GND
CAP1
VDD
GND
ICLK
FS3
FS2
20引脚（ 300 mil）的SOIC
引脚说明
数
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
名字
FS1
X2
X1
VDD
FCAP
VDD
GND
CLK
CLK/2
8K
FS2
FS3
ICLK
GND
VDD
CAP1
GND
CAP2
水库
FS0
TYPE
I
XO
XI
P
-
P
P
O
O
O
I
I
I
P
P
LF
P
LF
-
I
描述
频率选择1.确定第4页每个表CLK输入/输出。
水晶连接。连接到MHz的晶体作为示于表中第4页。
水晶连接。连接到MHz的晶体作为示于表中第4页。
连接到+ 3.3V 。
滤波电容。 1000 pF的陶瓷电容接地。
连接到+ 3.3V 。
连接到地面。
0元表第4页：由FS3状态时钟输出来确定。
0元表第4页始终1/2 CLK上：由FS3状态时钟输出来确定。
恢复的8 kHz时钟输出。
频率选择2.确定第4页每个表CLK输入/输出。
频率选择3.确定4页每个表CLK输入/输出。
输入时钟连接。连接到8kHz的背板或MHz的时钟。
连接到地面。
连接到+ 3.3V 。
连接环路滤波器陶瓷电容器和电阻器在该引脚与CAP2之间。
连接到地面。
连接环路滤波器陶瓷电容器和电阻器在该引脚与CAP1之间。
一个10-200kΩ电阻接地。联系ICS应用部。为408-297-1201 ，为您的应用程序中的推荐值。
频率选择0。决定第4页每个表CLK输入/输出。
类型： XI ， XO =水晶连接， I =输入， O =输出， P =电源连接， LF =环路滤波器
连接
2
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MDS 2049-35一
MK2049-35
3.3 V通信时钟PLL
电气规格
参数
电源电压（VDD）
输入和时钟输出
工作环境温度
焊接温度
储存温度
工作电压（VDD）
输入高电压， VIH
输入低电压， VIL
输出高电压， VOH ， CMOS电平
输出高电压， VOH
输出低电压
工作电源电流， IDD
短路电流
输入电容， FS3 ： 0
输入频率，外部模式
输入时钟脉冲宽度
传播延迟
延迟， CLK / 2后， CLK
输出时钟上升时间
输出时钟下降时间
输出时钟占空比，高时间
实际的平均频率误差与目标
条件
参考GND
MK2049-34SI
10秒以内
-0.5
-40
-65
3.15
2
IOH = -4毫安
IOH = -8毫安
IOL = 8毫安
无负载， VDD = 3.3 V
每路输出
VDD-0.4
2.4
0.4
15
±50
5
8.000
10
ICLK为8 kHz
0.8至2.0V
2.0 0.8 V
在VDD / 2 ，除8K
任何时钟选择
7
4
2
2
60
0
3.3
最低
典型
最大
7
VDD+0.5
85
250
150
3.45
0.8
单位
V
V
°C
°C
°C
V
V
V
V
V
V
mA
mA
pF
千赫
ns
ns
ns
ns
ns
%
PPM
绝对最大额定值（注1 ）
直流特性（ VDD = 3.3 V除非另有说明）
交流特性（ VDD = 3.3 V除非另有说明）
ICLK
40
0
注意事项：
1.强调超出上述绝对最大额定值可能会导致器件永久性损坏。长时间曝光
上述经营范围，但低于绝对最高配置水平可能影响器件的可靠性。
3
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MDS 2049-35一
MK2049-35
3.3 V通信时钟PLL
MK2049-35输出解码表 - 外部模式（兆赫）
ICLK
8千赫
8千赫
8千赫
8千赫
8千赫
8千赫
8千赫
8千赫
8千赫
8千赫
8千赫
8千赫
8千赫
8千赫
FS3 FS2 FS1 FS0
0
0
0
0
0
0
0
0
1
1
1
1
1
1
0
0
0
0
1
1
1
1
0
0
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
0
1
0
1
0
1
0
1
0
1
0
1
0
1
CLK/2
1.544
2.048
22.368
17.184
19.44
12.8
25.92
4.096
18.528
12.352
24.576
16.384
17.28
62.5
CLK
3.088
4.096
44.736
34.368
38.88
25.6
51.84
8.192
37.056
24.704
49.152
32.768
34.56
125
8K
8千赫
8千赫
8千赫
8千赫
8千赫
8千赫
8千赫
8千赫
8千赫
8千赫
8千赫
8千赫
8千赫
8千赫
水晶
24.576
24.576
24.576
24.576
19.44
25.6
17.28
16.384
24.704
24.704
16.384
16.384
17.28
25
MK2049-35输出解码表 - 缓冲模式（兆赫）
ICLK
20 - 50
10 - 25
FS3 FS2 FS1 FS0
1
1
1
1
1
1
0
1
CLK/2
ICLK
ICLK/2
CLK
2*ICLK
ICLK
8K
不适用
不适用
水晶
ICLK/2
ICLK
0 =直接连接到地面， 1 =直接连接到VDD 。
水晶连接到引脚2和3 ;时钟输入端被施加到引脚13 。
4
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MDS 2049-35一
MK2049-35
3.3 V通信时钟PLL
操作模式
该MK2049-35有两种工作模式：外部和缓冲。尽管这两种模式下使用的输入时钟
以产生各种输出时钟，有在其输入和晶体要求的重要区别。
外部模式
该MK2049-35接受外部8 kHz的时钟，并会产生一些共同的沟通
时钟频率。在8 kHz的输入时钟并不需要有50％的占空比;一个“高”或“开”脉冲
窄至10ns的是可以接受的。
缓冲模式
不像只接受单个指定的输入频率在其他模式中，缓冲器模式将接受更宽
范围的输入时钟。输入抖动衰减，并在CLK信号的输出和CLK / 2也提供了
得到为x1，x2 ，或输入频率的1/2的选项。例如，该模式可用于除去
从27 MHz时钟的抖动，从而产生低抖动27MHz和54 MHz的输出。
频率锁定到输入
在所有模式中，输出时钟频率锁定到输入端。的输出将保持在指定
输出频率只要在输入频率的组合的变化和晶体不超过
为100ppm 。例如，如果该晶体可以变化± 40ppm的（初始精度+温度+时效），则
输入频率可以高达60ppm的变化，并且仍然具有输出时钟保持频率锁定。
5
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