MK2049-01
通信时钟PLL
描述
的MK2049是一个锁相环（ PLL）的
时钟合成器，它接受一个8 kHz的时钟
输入作为基准并产生T1，E1， T3，E3
和OC3频率。该设备还可以接受
T1，E1 ，T3或E3输入时钟，并提供
相同的输出循环时间。所有输出
频率锁定在一起，并输入。这
允许的锁定时钟的产生
8 kHz的背板时钟，简化时钟
分布在通信系统。
MicroClock可以自定义该设备为众多
其他不同的频率。请联系您
MicroClock代表了解更多详情。
对于固定的输入输出的相位关系，请参考
到MK2049-02 ， -03 ，或-3x 。该MK2049-3x
是3.3 V设备。
特点
20引脚SOIC封装
符合TR62411 ， ETS300 011和GR- 1244
规范MTIE ，拉入/保持范围，
相位瞬变和抖动生成
层3 ，图4，和图4E
接受多个输入： 8 kHz的背板时钟或
环路定时频率
锁定为8 kHz ± 100 ppm的（外部模式）
精确的内部比率无需外部
分频器
所有输出时钟零ppm的综合误差。
输出时钟频率，包括T1 ， E1 ， T3 ，E3和
OC3÷8
5 V± 5 ％操作
提供商用和工业温度
版本
框图
VDD GND
4
4
FS3 ： 0
4
时钟
输入
参考
水晶
外部/
环
定时
MUX
PLL
时钟
合成，
控制，并
抖动
衰减
电路
产量
卜FF器
产量
卜FF器
产量
卜FF器
CLK1
CLK2
X1
水晶
振荡器
X2
8千赫
CAP1
CAP2
1
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集成电路系统公司 525赛街圣何塞 CA 95126 （ 408 ） 295-9800tel www.icst.com
MDS 2049-01
MK2049-01
通信时钟PLL
引脚分配
FS1
X2
X1
VDD
VDD
VDD
GND
CLK2
CLK1
8K
1
2
3
4
5
6
7
8
9
10
20
19
18
17
16
15
14
13
12
11
FS0
GND
CAP2
GND
CAP1
VDD
GND
ICLK
FS3
FS2
输出解码表 - 外部模式（兆赫）
输入
8千赫
8千赫
8千赫
8千赫
8千赫
FS3
0
0
0
0
0
FS2
0
0
0
0
1
FS1
0
0
1
1
1
FS0
0
1
0
1
1
CLK1
1.544
2.048
22.368
17.184
19.44
CLK2
3.088
4.096
44.736
34.368
38.88
水晶
12.288
12.288
12.288
12.288
12.96
输出解码表 - 循环计时模式（兆赫）
输入
1.544
2.048
44.736
34.368
FS3
1
1
1
1
FS2
0
0
0
0
FS1
0
0
1
1
FS0
0
1
0
1
CLK1
1.544
2.048
22.368
17.184
CLK2
3.088
4.096
44.736
34.368
水晶
12.288
12.288
12.288
12.288
20引脚（ 300 mil）的SOIC
引脚说明
数
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
名字
FS1
X2
X1
VDD
VDD
VDD
GND
CLK2
CLK1
8K
FS2
FS3
ICLK
GND
VDD
CAP1
GND
CAP2
GND
FS0
TYPE
I
O
I
P
P
P
P
O
O
O
I
I
I
P
P
LF
P
LF
P
I
0 =直接连接到地面， 1 =直接连接到VDD 。
水晶被应用到引脚2和3 ;时钟输入端被施加到引脚13 。
描述
频率选择1.决定按照上面的表CLK输入/输出。
水晶连接如。连接到12.288 MHz或12.96 MHz的晶振。
水晶连接如。连接到12.288 MHz或12.96 MHz的晶振。
连接到+ 5V 。
连接到+ 5V 。
连接到+ 5V 。
连接到地面。
上述0元表： 2时钟输出确定由FS3的状态。
上述0元表： 1时钟输出确定由FS3的状态。 CLK2除以2 。
恢复的8 kHz时钟输出。在外部模式只。
频率选择2.决定按照上面的表CLK输入/输出。
频率选择3.确定每上表CLK输入/输出。
输入时钟连接。连接到8kHz的背板或循环定时时钟。
连接到地面。
连接到+ 5V 。
连接一个0.030 μF的陶瓷电容，在这引脚和CAP2之间串联一个7.5 MΩ电阻。
连接到地面。
连接一个0.030 μF的陶瓷电容和该引脚与CAP1之间串联一个7.5 MΩ电阻。
连接到地面。
频率选择0。决定按照上面的表CLK输入/输出。
类型： I =输入， O =输出， P =电源连接， LF =环路滤波器连接
2
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电气规格
参数
电源电压（VDD）
输入和时钟输出
工作环境温度
焊接温度
储存温度
工作电压（VDD）
输入高电压， VIH
输入低电压， VIL
输出高电压
输出高电压
输出低电压
工作电源电流， IDD
短路电流
输入电容， FS3 ： 0
输入频率，外部模式
输入晶体频率
输入晶体频率
输出时钟上升时间
输出时钟下降时间
输出时钟占空比，高时间
实际的平均频率误差与目标
条件
参考GND
-0.5
0
-40
-65
4.75
2
IOH=-4mA
IOH=-25mA
IOL=25mA
无负载， VDD = 5.0V
每路输出
VDD-0.4
2.4
0.4
20
±100
7
8.0000
12.2880
12.9600
1.5
1.5
60
0
最低
典型
最大
7
VDD+0.5
70
85
250
150
5.25
0.8
单位
V
V
°C
°C
°C
°C
V
V
V
V
V
V
mA
mA
pF
千赫
兆赫
兆赫
ns
ns
%
PPM
绝对最大额定值（注1 ）
只有MK2049-01SI
10秒以内
直流特性（ VDD = 5V ，除非另有说明）
交流特性（ VDD = 5V ，除非另有说明）
ICLK
X1, X2
X1，X2 。选择0111
0.8 2.0V
2.0 0.8V
在VDD / 2
任何时钟选择
40
49至51
0
注意事项：
1.强调超出上述绝对最大额定值可能会导致器件永久性损坏。长时间曝光
上述经营范围，但低于绝对最高配置水平可能影响器件的可靠性。
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操作模式
该MK2049-01有两种工作模式：外部和循环定时。虽然这两种模式下使用输入
时钟来产生不同的输出时钟，有在其输入要求的重要差异。
外部模式
该MK2049-01接受外部8 kHz的时钟，并会产生一些共同的沟通
时钟频率。在8 kHz的输入时钟并不需要有50％的占空比;一个“高”或“开”脉冲作为
窄至10 ns的是可以接受的。
循环计时模式
此模式可用于除去从标准高频通信时钟的抖动。对于T1
和E1的输入时，CLK1输出将是相同的输入频率，与CLK2以两倍于输入
频率。为T3和E3的输入， CLK1，将1/2的输入频率和CLK2将是相同的
输入频率。
频率锁定到输入
在这两种模式中，输出时钟频率锁定到输入端。的输出将保持在指定
输出频率只要在输入频率的组合的变化和晶体不超过
为100ppm 。例如，如果该晶体可以变化± 40ppm的（初始精度+温度+时效），则
输入频率可以高达60ppm的变化，并且仍然具有输出时钟保持频率锁定。
输入和输出同步
CLK1和CLK2的上升沿没有与ICLK的上升沿一个固定的相位对准。
每次设备加电，相位关系可以改变的。参照其它之一
MK2049的版本（例如， MK2049-02 ， -03 ， -34 ） ，如果输入输出相位对齐是很重要的
应用程序。
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布局和外部组件
该MK2049-01需要的外部元件正常工作的最小数目。脱钩
0.01μF的电容必须连接VDD和GND引脚靠近芯片（尤其是引脚4之间
和图7 ，图15和17） ，和33
串联端接电阻应使用时钟输出，不再痕迹
超过1英寸（假定50
痕迹） 。环路滤波器组件的连接方式如靠近芯片作为
可能。请参阅下节以获取更多信息。
PC板布局
一个正确的电路板布局是成功使用MK2049的关键。特别是， CAP1和CAP2引脚
是非常敏感的噪声和泄漏（在销18 CAP2是最敏感的） 。迹线必须尽可能短
可能的，并且两个电容器和电阻器必须安装在安装于该装置如下所示。该
电容引脚15和17之间的显示和引脚5和7之间的一个是电源去耦
电容器。对销8和9上的高频输出时钟应具有串联端接的33
连靠近引脚。其他改进将来自保持所有部件在同一
侧面板，尽量减少过孔通过其他信号层，并从客场路由等信号
MK2049 。您也可以参考MAN05对晶体部分的布局其他建议。
该晶体的痕迹应该包括垫从X1和X2地小电容;这些被用来
调节板的杂散电容相匹配的晶体负载电容。典型的电信参考
频率精确到远小于1ppm时，这样的MK2049可锁定并且即使板正常运行
电容不与这些固定电容器的调整。然而， ICS MicroClock建议
调整电容器被包括以最小化变异的单个晶体，温度的影响，
和老化。这些电容器（典型地0-4 pF）的值对于给定的板布局确定后
使用在本节后面介绍的过程中，标题为“确定晶体频率调整
电容器“ 。
帽
可选;
参见文本
抠图的地线和电源层。
路由所有走线应远离此区域。
G
帽
V
帽
抗拒。
抗拒。
1
2
3
4
5
6
7
8
9
10
20
19
18
17
16
15
14
13
12
11
抗拒。
G
帽
帽
帽
V
V
=连接到VDD
G
=连接到GND
图1. MK2049-01布局范例
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