初步规格。
有些内容如有变更，恕不另行通知。
三菱的LSI
MH4S72BLG -7，-8 ，-10
301989888 - BIT （ 4194304 - WORD 72位） SynchronousDRAM
描述
该MH4S72BLG是4194304 - 字由72位
同步DRAM模块。这包括五个
行业标准4Mx16同步DRAM中
TSOP和在一个industory标准的EEPROM
TSSOP封装。
TSOP的上边缘卡双列直插式安装
软件包提供的任何应用程序，其中高
密度和大量内存的
所需。
这是一个套接字类型 - 内存模块，适用于
方便的交换或增加模块。
85pin
1pin
94pin
95pin
10pin
11pin
特点
频率
-7
-8
-10
100MHz
100MHz
100MHz
CLK访问时间
（组件SDRAM ）
6.0ns(CL=3)
6.0ns(CL=3)
8.0ns(CL=3)
背面
正面
采用业界标准的4M ×16的同步DRAM
采用TSSOP TSOP和行业标准的EEPROM
168针（ 84脚双列直插式封装）
124pin
125pin
40pin
41pin
单3.3V ± 0.3V电源
时钟频率为100MHz
充分参考时钟同步运行上升
EDGE
通过BA0,1控制的4个银行工作（银行地址）
/ CAS延时： 2/3 （可编程）
突发长度 - 1/2/ 4/8 /全页（可编程）
突发类型 - 顺序/交错（可编程）
列存取 - 随机
自动预充电/所有银行预充电用A10的控制
自动刷新和自刷新
4096刷新周期/ 64ms的
LVTTL接口
分立IC和模块的设计符合
PC100规格。
（模块规格， 1.0版和
SPD 1.2A （ -7 ， -8 ） SPD1.0 （ -10 ） ）
168pin
84pin
应用
PC主内存
MIT-DS-0226-0.5
三菱
电
( 1 / 55 )
29.Oct.1998
初步规格。
有些内容如有变更，恕不另行通知。
三菱的LSI
MH4S72BLG -7，-8 ，-10
301989888 - BIT （ 4194304 - WORD 72位） SynchronousDRAM
PIN号
85
86
87
88
89
90
91
92
93
94
95
96
97
98
99
100
101
102
103
104
105
106
107
108
109
110
111
112
113
114
115
116
117
118
119
120
121
122
123
124
125
126
引脚名称
VSS
DQ32
DQ33
DQ34
DQ35
VDD
DQ36
DQ37
DQ38
DQ39
DQ40
VSS
DQ41
DQ42
DQ43
DQ44
DQ45
VDD
DQ46
DQ47
CB4
CB5
VSS
NC
NC
VDD
/ CAS
DQMB4
DQMB5
NC
/ RAS
VSS
A1
A3
A5
A7
A9
BA0
A11
VDD
CK1
NC
PIN号
127
128
129
130
131
132
133
134
135
136
137
138
139
140
141
142
143
144
145
146
147
148
149
150
151
152
153
154
155
156
157
158
159
160
161
162
163
164
165
166
167
168
引脚名称
VSS
CKE0
NC
DQMB6
DQMB7
NC
VDD
NC
NC
CB6
CB7
VSS
DQ48
DQ49
DQ50
DQ51
VDD
DQ52
NC
NC
NC
VSS
DQ53
DQ54
DQ55
VSS
DQ56
DQ57
DQ58
DQ59
VDD
DQ60
DQ61
DQ62
DQ63
VSS
CK3
NC
SA0
SA1
SA2
VDD
VSS
NC
/S2
PIN号
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
31
32
33
34
35
36
37
38
39
40
41
42
引脚名称
VSS
DQ0
DQ1
DQ2
DQ3
VDD
DQ4
DQ5
DQ6
DQ7
DQ8
VSS
DQ9
DQ10
DQ11
DQ12
DQ13
VDD
DQ14
DQ15
CB0
CB1
VSS
NC
NC
VDD
/WE0
DQMB0
DQMB1
/S0
NC
VSS
A0
A2
A4
A6
A8
A10
BA1
VDD
VDD
CK0
PIN号
43
44
45
46
47
48
49
50
51
52
53
54
55
56
57
58
59
60
61
62
63
64
65
66
67
68
69
70
71
72
73
74
75
76
77
78
79
80
81
82
83
84
引脚名称
DQMB2
DQMB3
NC
VDD
NC
NC
CB2
CB3
VSS
DQ16
DQ17
DQ18
DQ19
VDD
DQ20
NC
NC
NC
VSS
DQ21
DQ22
DQ23
VSS
DQ24
DQ25
DQ26
DQ27
VDD
DQ28
DQ29
DQ30
DQ31
VSS
CK2
NC
WP
SDA
SCL
VDD
NC =无连接
MIT-DS-0226-0.5
三菱
电
( 2 / 55 )
29.Oct.1998
初步规格。
有些内容如有变更，恕不另行通知。
三菱的LSI
MH4S72BLG -7，-8 ，-10
301989888 - BIT （ 4194304 - WORD 72位） SynchronousDRAM
/S2
框图
/S0
DQMB0
DQ0
DQ1
DQ2
DQ3
DQ4
DQ5
DQ6
DQ7
DQMB4
DQ32
DQ33
DQ34
DQ35
DQ36
DQ37
DQ38
DQ39
DQMB1
DQ8
DQ9
DQ10
DQ11
DQ12
DQ13
DQ14
DQ15
DQMB5
DQ40
DQ41
DQ42
DQ43
DQ44
DQ45
DQ46
DQ47
DQMB1
CB0
CB1
CB2
CB3
CB4
CB5
CB6
CB7
DQML
CS
DQ0~DQ7
DQMU
D0
DQ8~DQ15
DQMB2
DQ16
DQ17
DQ18
DQ19
DQ20
DQ21
DQ22
DQ23
DQMB6
DQ48
DQ49
DQ50
DQ51
DQ52
DQ53
DQ54
DQ55
DQMB3
DQ24
DQ25
DQ26
DQ27
DQ28
DQ29
DQ30
DQ31
DQMB7
DQ56
DQ57
DQ58
DQ59
DQ60
DQ61
DQ62
DQ63
DQML
CS
I/O0
DQ0~DQ7
I/O1
I/O2
I/O3
I/O4
D3
I/O5
DQMU
I/O6
I/O7
DQ8~DQ15
DQML
CS
DQML
CS
DQ0~DQ7
DQ0~DQ7
D2
D4
DQMU
DQMU
D1
DQ8~DQ15
DQ8~DQ15
DQML
CS
DQ0~DQ7
D2
DQMU
D2
CK0
DQ8~DQ15
CK2
CK1
/ RAS
/ CAS
/ WE
BA0 ， BA1 ， A<11 ： 0>
VCC
CK,DQ=10
3SDRAMs+10pF
2SDRAMs+15pF
CK3
10pF
10pF
D0 - D4
D0 - D4
D0 - D4
D0 - D4
D0 - D4
D0 - D4
CKE0
串行PD
SCL
WP
47K
A0 A1 A2
SA0 SA1 SA2
D0 - D4
SDA
VSS
MIT-DS-0226-0.5
三菱
电
( 3 / 55 )
29.Oct.1998
初步规格。
有些内容如有变更，恕不另行通知。
三菱的LSI
MH4S72BLG -7，-8 ，-10
301989888 - BIT （ 4194304 - WORD 72位） SynchronousDRAM
引脚功能
CK
(CK0,2)
输入
主时钟：所有其他输入参考上升
CK边缘
时钟使能： CKE控制内部clock.When CKE是
对于下一个周期的低，内部时钟就停止。 CKE是
也可用于选择自动/自刷新。自刷新后，
模式启动， CKE变成异步input.Self
只要CKE是低刷新保持。
芯片选择：当/ S为高电平时，任何命令方式
无操作。
的RAS /组合， / CAS ， /我们定义了基本的命令。
A0-11与指定相结合的行/列地址
BA.The行地址由A0-11.The指定栏
地址是由A0-7.A10指定也可用于指示
预充电option.When A10的高，在一个读/写
命令，自动预充电被执行。当A10是
在高预充电命令，两家银行预充电。
银行地址： BA0,1不是简单地BA.BA指定
银行向其中一个命令applied.BA0,1必须设置
与ACT ，预读，写命令
CKE0
输入
/S
(/S0,2)
/ RAS ， / CAS ， / WE
输入
输入
A0-11
输入
BA0,1
DQ0-63,
CB0-7
输入
输入/输出数据输入和数据输出被引用到的上升沿
CK
输入
嚣面膜/输出禁止：当DQMB是高爆
write.Din当前周期masked.When DQMB是高
在突发读取， Dout为下一个，但一个周期禁用。
DQMB0-7
VDD，VSS
SCL
SDA
SA0-3
供电电源的安装内存模块。
输入
产量
输入
串行时钟，串行PD
串行数据串行PD
地址输入串行PD
MIT-DS-0226-0.5
三菱
电
( 4 / 55 )
29.Oct.1998
初步规格。
有些内容如有变更，恕不另行通知。
三菱的LSI
MH4S72BLG -7，-8 ，-10
301989888 - BIT （ 4194304 - WORD 72位） SynchronousDRAM
基本功能
该MH4S72BLG提供了基本的功能，银行（行）激活，突发读取/写入，
银行（行）预充电和自动/自刷新。
每一个命令是由/ RAS ， / CAS控制信号，在CK的上升沿定义和/ WE 。在
除了3个信号， / S， CKE和A10被用作芯片选择，刷新选项，并
预充电的选项，分别。
要知道的命令的详细定义请参阅命令真值表。
CK
/S
/ RAS
/ CAS
/ WE
CKE
A10
芯片选择： L =选择， H =取消
命令
命令
命令
刷新选项@refresh命令
预充电选@precharge或读/写命令
定义基本命令
激活（ ACT ） [ / RAS = L ， / CAS = / WE = H]
ACT命令激活一排由BA表示闲置银行。
读（READ ） [ / RAS = H ， / CAS = L ， / WE = H]
READ命令启动突发由BA.First输出指示当前行读
后/ CAS延迟数据出现。当A10 = H在此命令中，该行
读取（自动预充电， READA ）突发后停用。
写（ WRITE） [ / RAS = H， / CAS = / WE = L]
写命令启动突发写入由广管局表示活动的银行。总数据
要写入的长度是由脉冲串长度设置。当A10 = H在此命令中，该行
突发写入（自动预充电， WRITEA ）后停用。
预充电（PRE ） / RAS = L ， / CAS = H， / WE = L]
PRE命令将停用由BA表示活动的银行。该命令还
终止脉冲串的读/写操作。当A10 = H在此命令中，两家银行均
禁用（预充电所有，
PREA ） 。
自动刷新（ REFA ） [ / RAS = / CAS = L ， / WE = CKE = H ]
REFA命令启动自动刷新周期。刷新地址包括银行地址
内部产生。该命令后，银行会自动预充电。
MIT-DS-0226-0.5
三菱
电
( 5 / 55 )
29.Oct.1998
QQ：2880707522 复制
