摩托罗拉
半导体技术资料
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通过MCM72BB32 / D
256KB和512KB BurstRAM
二级高速缓存模块
奔腾
该MCM72BB32SG和MCM72BB64SG旨在提供一个可破裂的，
高性能， 256K / 512K二级缓存的奔腾微处理器。该
模块在一个160引脚的卡边缘配置为32K X 72和64K X 72位
内存模块。每个模块采用四摩托罗拉MCM67B518或
MCM67B618的BiCMOS BurstRAMs 。
连发可以与任一地址状态处理器（ ADSP ）或地址来启动
状态控制器（ ADSC ） 。随后一阵地址产生内部
在BurstRAM由突发提前（ ADV ）输入引脚。
写周期是内部自定时的，通过的上升沿发起
时钟（ K）的输入。八写使能提供字节写控制。
高速缓存系列的设计与流行的奔腾缓存接口
控制器与主板上的标签。
PD0 - PD2是为密度标识保留。
机上奔腾式的突发计数器
160针卡边缘模块
采用5 V单
±
5 ％的电源
所有的输入和输出为TTL兼容
三态输出
字节奇偶校验
字节写能力
快时钟模块价格： 66兆赫， 60兆赫
去耦电容对于每个快速静态RAM
高品质多层FR4电路板，带独立电源和地平面
I / O是3.3 V兼容
伯恩迪连接器，产品型号： CELP2X80SC3Z48
MCM72BB32
MCM72BB64
160–LEAD
卡边
案例1113年至1101年
顶视图
1
42
43
80
BurstRAM是摩托罗拉公司的商标。
Pentium是英特尔公司的商标。
REV 1
5/95
摩托罗拉公司1995年
摩托罗拉快速SRAM
MCM72BB32MCM72BB64
1
引脚分配
160 - LEAD CARD EDGE模块
顶视图
PD2
VSS
VSS
PD1
VSS
VSS
PD0
NC
VSS
缓存
SIZE
256KB
512KB
模块
72BB32SG
72BB64SG
VSS
DQ63
VCC5
DQ61
VCC5
DQ59
DQ57
VSS
DQP7
DQ55
DQ53
DQ51
VSS
DQ49
DQ47
DQ45
DQ43
VSS
DQ41
DQP5
DQ39
DQ37
DQ35
VSS
DQ33
DQ31
DQ29
DQ27
DQ25
VSS
DQP3
DQ23
DQ21
VCC5
DQ19
VSS
DQ17
VCC5
DQ15
DQ13
VSS
DQ11
VCC5
DQ9
DQP1
VCC5
DQ7
DQ5
DQ3
DQ1
VSS
A3B
A4B
A5B
A6B
A7
VSS
A9
A11
A13
A15
A17
VSS
*A19
PD1
K0
*K2
VSS
W7
W5
W3
W1
VSS
ADSC1
E1
ADV1
G1
VCC5
ADSP1
VSS
81
82
83
84
85
86
87
88
89
90
91
92
93
94
95
96
97
98
99
100
101
102
103
104
105
106
107
108
109
110
111
112
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114
115
116
117
118
119
120
121
122
123
124
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127
128
129
130
131
132
133
134
135
136
137
138
139
140
141
142
143
144
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146
147
148
149
150
151
152
153
154
155
156
157
158
159
160
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
31
32
33
34
35
36
37
38
39
40
41
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43
44
45
46
47
48
49
50
51
52
53
54
55
56
57
58
59
60
61
62
63
64
65
66
67
68
69
70
71
72
73
74
75
76
77
78
79
80
VSS
DQ62
VCC3*
DQ60
VCC3*
DQ58
DQ56
VSS
DQP6
DQ54
DQ52
DQ50
VSS
DQ48
DQ46
DQ44
DQ42
VSS
DQ40
DQP4
DQ38
DQ36
DQ34
VSS
DQ32
DQ30
DQ28
DQ26
DQ24
VSS
DQP2
DQ22
DQ20
VCC3*
DQ18
VSS
DQ16
VCC3*
DQ14
DQ12
VSS
DQ10
VCC3*
DQ8
DQP0
VCC3*
DQ6
DQ4
DQ2
DQ0
VSS
A3A
A4A
A5A
A6A
A8
VSS
A10
A12
A14
A16
A18**
VSS
PD0
PD2
K1
K3*
VSS
W6
W4
W2
W0
VSS
ADSC0
E0
ADV0
G0
VCC3*
ADSP0
VSS
引脚名称
A3 - A18 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。地址输入
K0，K1 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。时钟
W0 - W7 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。字节写
E0，E1 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。模块使能
G0，G1 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。模块输出使能
DQ0 - DQ63 。 。 。 。 。 。 。 。 。 。高速缓冲存储器的数据输入/输出
DQP0 - DQP7 。 。 。 。 。 。 。 。 。数据校验输入/输出
ADSC0 ， ADSC1 。 。 。 。 。 。控制器地址状态
ADSP0 ， ADSP1 。 。 。 。 。 。处理器地址状态
ADV0 ， ADV1 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。突发进展
PD0 - PD2 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。设备检测
VCC5 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 + 5 V电源
VSS 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。地
*无连接的MCM72BB32 / MCM72BB64
**无连接的MCM72BB32
MCM72BB32MCM72BB64
2
摩托罗拉快速SRAM
MCM67B618框图
（见注）
ADV
突发的逻辑
Q0
二进制
计数器
K
A0
16
Q1
A1
A1′
A0′
国内
地址
64K
×
18
内存
ARRAY
ADSC
ADSP
CLR
2
A0 – A15
地址
注册
16
A1 – A0
A2 – A15
18
9
9
UW
LW
写
注册
DATA- IN
注册
E
启用
注册
9
9
9
9
产量
卜FF器
G
DQ0 - DQ8
DQ9 - DQ17
注意：
所有寄存器都是正边沿触发。在ADSC或ADSP信号控制脉冲的持续时间和的开始
下一个突发。当ADSP采样为低电平时，任何正在进行的突发中断和读（独立的W和ADSC的）是per-
使用新的外部地址的形成。或者， ADSP-启动了两个周期的写可通过发出执行
ADSP并在第一周期内的有效地址，则否定两者的ADSP和ADSC和断言LW和/或UW具有有效
在第二个周期的数据（见写周期时序图单写周期） 。
当ADSC采样为低电平（和ADSP采样为高电平） ，任何正在进行的突发中断，并进行读或写（依赖
关于瓦）使用新的外部地址进行的。芯片使能时，一个新的基地址被装入（E）的唯一的采样。
脉冲串的第一个周期后，阿德福韦控制随后的脉冲串周期。当ADV采样为低电平时，内部地址
在操作之前被推进。当ADV采样为高电平，内部地址是不是先进的，这样就插入了一个等待
状态进入突发序列访问。当一阵后，该地址将返回到其初始状态。看
突发序列表。
写是指一方或双方字节写使能（ LW ， UW ） 。
突发序列表
（见注）
外部地址
第一个突发地址
第二届突发地址
第三突发地址
A15 – A2
A15 – A2
A15 – A2
A15 – A2
A1
A1
A1
A1
A0
A0
A0
A0
注：完成后突发绕到它的初始状态。
摩托罗拉快速SRAM
MCM72BB32MCM72BB64
5
QQ：2881677436 复制
