摩托罗拉
半导体技术资料
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通过MCM72BA32 / D
256KB和512KB BurstRAM
二级高速缓存模块
奔腾
该MCM72BA32SG和MCM72BA64SG旨在提供一个突发
能，高性能， 256K / 512K二级缓存的奔腾微处理器。
该模块在一个136针双读数配置为32K X 72和64K X 72位
出来单列直插内存模块（ DIMM ） 。该模块采用四摩托罗拉
MCM67B518或MCM67B618的BiCMOS BurstRAMs 。
连发可以与任一地址状态处理器（ ADSP ）或地址来启动
状态控制器（ ADSC ） 。随后一阵地址产生内部
在BurstRAM由突发提前（ ADV ）输入引脚。
写周期是内部自定时的，通过的上升沿发起
时钟（ K）的输入。八写使能提供字节写控制。
高速缓存系列的设计与流行的奔腾缓存控制 - 接口
制器与电路板的标签。
PD0 - PD2是密度和速度标识保留。
机上奔腾式的突发计数器
双读出SIMM的电路密度
采用5 V单
±
5 ％的电源
所有的输入和输出为TTL兼容
三态输出
字节奇偶校验
字节写能力
快时钟模块价格： 66兆赫， 60兆赫， 50MHz的
去耦电容对于每个快速静态RAM
高品质多层FR4电路板，带独立电源和地平面
I / O是3.3 V兼容
MCM72BA32
MCM72BA64
136 -LEAD DIMM
案例1104年至1101年
顶视图
1
34
35
68
BurstRAM是摩托罗拉公司的商标。
Pentium是英特尔公司的商标。
REV 2
5/95
摩托罗拉公司1995年
摩托罗拉快速SRAM
MCM72BA32MCM72BA64
1
引脚分配
136 -LEAD DIMM
顶视图
PD2
VSS
VSS
VSS
VSS
PD1
NC
NC
VSS
VSS
PD0
NC
VSS
NC
VSS
缓存
SIZE
512KB
512KB
256KB
256KB
模块
72BA64SG66/60
72BA64SG50
72BA32SG66/60
72BA32SG50
PD0
PD1
DQ0
DQ1
VCC
DQ4
DQ6
DQP0
DQ8
DQ10
VSS
K0
VSS
DQ14
VCC
DQ16
DQ17
DQ19
DQ21
VCC
DQP2
DQ24
DQ26
DQ28
VSS
DQ31
DQP3
VSS
W0
W2
ADSP
ADV
VCC
W4
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
31
32
33
34
69
70
71
72
73
74
75
76
77
78
79
80
81
82
83
84
85
86
87
88
89
90
91
92
93
94
95
96
97
98
99
100
101
102
VSS
PD2
VCC
DQ2
DQ3
DQ5
DQ7
VSS
DQ9
DQ11
DQ12
VSS
DQ13
DQ15
DQP1
VSS
DQ18
DQ20
DQ22
DQ23
VSS
DQ25
DQ27
DQ29
DQ30
VSS
E0
W1
W3
G0
ADSC
VSS
G1
W5
引脚名称
A0 - A15 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。地址输入
K0，K1 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。时钟
W0 - W7 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。字节写
E0，E1 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。模块使能
G0，G1 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。模块输出使能
DQ0 - DQ63 。 。 。 。 。 。 。 。 。 。高速缓冲存储器的数据输入/输出
DQP0 - DQP7 。 。 。 。 。 。 。 。 。数据校验输入/输出
ADSC 。 。 。 。 。 。 。 。 。 。 。 。 。 。控制器地址状态
ADSP 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。处理器地址状态
ADV 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。突发进展
PD0 - PD2 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。设备检测
VCC 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 + 5 V电源
VSS 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。地
W6
DQ32
DQ33
VSS
DQ36
DQ38
DQ39
DQ40
VCC
DQ43
DQ45
DQ46
DQP5
VSS
K1
VSS
DQ52
DQ53
DQ55
DQP6
VCC
DQ58
DQ60
DQ62
DQP7
A0
A2
A4
A6
A8
A10
A12
A14
VSS
35
36
37
38
39
40
41
42
43
44
45
46
47
48
49
50
51
52
53
54
55
56
57
58
59
60
61
62
63
64
65
66
67
68
103
104
105
106
107
108
109
110
111
112
113
114
115
116
117
118
119
120
121
122
123
124
125
126
127
128
129
130
131
132
133
134
135
136
W7
E1
DQ34
DQ35
DQ37
VCC
DQP4
DQ41
DQ42
DQ44
VSS
DQ47
DQ48
DQ49
VSS
DQ50
DQ51
DQ54
DQ56
VSS
DQ57
DQ59
DQ61
DQ63
VCC
A1
A3
A5
A7
NC
A9
A11
A13
A15*
*此引脚上的MCM72BA32是一个无连接（ NC ）
MCM72BA32MCM72BA64
2
摩托罗拉快速SRAM
MCM67B618框图
（见注）
ADV
突发的逻辑
Q0
二进制
计数器
K
A0
16
Q1
A1
A1′
国内
地址
A0′
64K
×
18
内存
ARRAY
ADSC
ADSP
CLR
2
A0 – A15
地址
注册
16
A1 – A0
A2 – A15
18
9
9
UW
LW
写
注册
DATA- IN
注册
E
启用
注册
9
9
9
9
产量
卜FF器
G
DQ0 - DQ8
DQ9 - DQ17
注意：
所有寄存器都是正边沿触发。在ADSC或ADSP信号控制脉冲的持续时间和的开始
下一个突发。当ADSP采样为低电平时，任何正在进行的突发中断和读（独立的W和ADSC的）是per-
使用新的外部地址的形成。或者， ADSP-启动了两个周期的写可通过发出执行
ADSP并在第一周期内的有效地址，则否定两者的ADSP和ADSC和断言LW和/或UW具有有效
在第二个周期的数据（见写周期时序图单写周期） 。
当ADSC采样为低电平（和ADSP采样为高电平） ，任何正在进行的突发中断，并进行读或写（依赖
关于瓦）使用新的外部地址进行的。芯片使能时，一个新的基地址被装入（E）的唯一的采样。
脉冲串的第一个周期后，阿德福韦控制随后的脉冲串周期。当ADV采样为低电平时，内部地址
在操作之前被推进。当ADV采样为高电平，内部地址是不是先进的，这样就插入了一个等待
状态进入突发序列访问。当一阵后，该地址将返回到其初始状态。看
突发序列表。
写是指一方或双方字节写使能（ LW ， UW ） 。
突发序列表
（见注）
外部地址
第一个突发地址
第二届突发地址
第三突发地址
A15 – A2
A15 – A2
A15 – A2
A15 – A2
A1
A1
A1
A1
A0
A0
A0
A0
注：完成后突发绕到它的初始状态。
摩托罗拉快速SRAM
MCM72BA32MCM72BA64
5
QQ：2880707522 复制
