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摩托罗拉

半导体技术资料

订购此文件

通过MCM67C618A / D

64K ×18位BurstRAM

同步快速静态RAM

突发计数器和注册输出

该MCM67C618A是1179648位同步静态随机存取

存储器设计成提供一个可破裂的，高性能的，二级高速缓存

为i486的和奔腾微处理器。它是作为65,536字

18位，制造与摩托罗拉的高性能硅栅BiCMOS工艺

技术。该器件集成了输入寄存器，一个2位计数器，高速

SRAM ，并在一个单片电路高注册驱动输出驱动器

为减少元件数实现缓存数据RAM的应用程序。同步

异步的设计允许与使用外部时钟（K）的精确的周期控制。

的BiCMOS电路，降低了集成的整体功耗

功能，提高可靠性。

地址（ A0 - A15），数据输入（ D0 - D17 ），以及所有的控制信号

除了输出使能（ G）是时钟（K ）通过控制正边沿

DQ9

同相触发寄存器。

DQ10

该器件包含输出寄存器的流水线作业。在利培

VCC

荷兰国际集团的K边缘中，RAM从以前周期提供输出数据。

VSS

输出使能（G ）是异步的最大的系统设计，使用灵活

DQ11

性。

DQ12

连拍可以使用其中任一地址状态处理器（ ADSP ）或AD-启动

DQ13

着装状态高速缓存控制器（ ADSC ）输入引脚。随后一阵AD-

DQ14

衣服可以在内部通过MCM67C618A （突发生成

VSS

序列模仿该的i486和Pentium ）和由脉冲串控制

VCC

地址前进（ ADV ）输入引脚。以下页面提供更多的DE-

DQ15

对突发控制尾信息。

DQ16

写周期是内部自定时的，由上升沿发起

DQ17

时钟（ K）的输入。这个特性消除了复杂的片写脉冲

生成并提供给输入信号增加的灵活性。

双写使能（ LW和UW ）提供单独允许直写

能字节。 LW控制DQ0 - DQ8 （低位比特），而UW控制

DQ9 - DQ17 （高位）。

该器件非常适合于要求宽数据总线系统

宽度和高速缓冲存储器。参见图2应用程序的信息。

采用5 V单

5 ％的电源

快速访问时间/快速循环时间= 5纳秒/ 100 MHz的7 NS / 80 MHz的

通过双写字节可写启用

内部输入寄存器（地址，数据，控制）

输出寄存器用于流水线的应用

内部自定时写周期

ADSP ， ADSC和ADV突发控制引脚

异步输出使能控制三态输出

常见的数据输入和数据输出

3.3 V的I / O兼容

高板密度52引脚PLCC封装

MCM67C618A

FN包装

塑料

CASE 778-02

引脚分配

ADSC

ADSP

ADV

A10

7 6 5 4 3 2 1 52 51 50 49 48 47

21 22 23 24 25 26 27 28 29 30 31 32 33

VSS

VCC

A15

A14

A13

A12

A11

DQ8

DQ7

DQ6

VCC

VSS

DQ5

DQ4

DQ3

DQ2

VSS

VCC

DQ1

DQ0

引脚名称

A0 - A15 。。。。。。。。。。。。。。。。地址输入

。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。时钟

ADV 。。。。。。。。。。。。突发地址进展

LW 。。。。。。。。。。。。低字节写使能

UW 。。。。。。。。。。。。高字节写使能

ADSC 。。。。。。。。。控制器地址状态

ADSP 。。。。。。。。。处理器地址状态

。。。。。。。。。。。。。。。。。。。。。。。。。芯片使能

-G。。。。。。。。。。。。。。。。。。。。。。输出使能

DQ0 - DQ17 。。。。。。。。。。数据输入/输出

VCC 。。。。。。。。。。。。。。。。 + 5 V电源

VSS 。。。。。。。。。。。。。。。。。。。。。。。。。。地

NC 。。。。。。。。。。。。。。。。。。。。。无连接

所有电源和地引脚都必须

连接该设备的正确操作。

BurstRAM是摩托罗拉公司的一个商标。

的i486和Pentium是英特尔公司的商标。

REV 2

11/5/96

摩托罗拉公司1996年

摩托罗拉快速SRAM

MCM67C618A

框图

（见注）

ADV

突发的逻辑

二进制

计数器

ADSC

ADSP

CLR

国内

地址

A0′

64K ×18

内存

ARRAY

A0 – A15

地址

A1 – A0

A2 – A15

写

DATA- IN

启用

DATA -OUT

产量

卜FF器

DQ0 - DQ8

DQ9 - DQ17

注意：

所有寄存器都是正边沿触发。在ADSC或ADSP信号控制脉冲的持续时间和的开始

下一个突发。当ADSP采样为低电平时，任何正在进行的突发中断和读（独立的W和ADSC的）是per-

使用新的外部地址的形成。或者， ADSP-启动了两个周期的写可通过发出执行

ADSP并在第一周期内的有效地址，则否定两者的ADSP和ADSC和断言LW和/或UW具有有效

在第二个周期的数据（见写周期时序图单写周期）。

当ADSC采样为低电平（和ADSP采样为高电平），任何正在进行的突发中断，并进行读或写（依赖

关于瓦）使用新的外部地址进行的。芯片使能时，一个新的基地址被装入（E）的唯一的采样。

脉冲串的第一个周期后，阿德福韦控制随后的脉冲串周期。当ADV采样为低电平时，内部地址是

在操作之前提前。当ADV采样为高电平，内部地址是不是先进的，这样就插入等待状态

入脉冲串序列的访问。当一阵后，该地址将返回到其初始状态。看

BURST

序列表。

写是指一方或双方字节写使能（ LW ， UW ）。

突发序列表

（见注）

外部地址

第一个突发地址

第二届突发地址

第三突发地址

A15 – A2

注：完成后突发绕到它的初始状态。

MCM67C618A

摩托罗拉快速SRAM

同步真值表

（见注1 ， 2 ，3）

ADSP

ADSC

ADV

UW或LW

L-H

地址一起使用

不适用

外部地址

下一个地址

当前地址

手术

取消

读周期，开始突发

写周期，开始突发

读周期，开始突发

写周期，继续突发

读周期，继续突发

写周期，暂停突发

读周期，暂停突发

注意事项：

1， X表示不关心。

2. G之外的所有输入必须满足建立和保持时间的时钟低到高的转变（ K）。

3.等待状态，暂停爆裂插入。

异步真值表

（见注1和2 ）

手术

读

写

取消

I / O状态

数据输出

高-Z

高-Z - 数据在

高-Z

注意事项：

1， X表示不关心。

2.对于下面的读出操作的写操作，G必须是输入数据前的高

所需的安装时间，并通过输入数据保持较高的保持时间。

绝对最大额定值

（电压参考VSS = 0 V）

等级

电源电压

电压相对于VSS的任何

销除VCC

输出电流（每个I / O）

功耗

在偏置温度

工作温度

储存温度

符号

VCC

VIN，VOUT

IOUT

Tbias

价值

- 0.5 + 7.0

- 0.5 VCC + 0.5

1.6

- 10至+ 85

0至+70

单位

°C

该器件包含电路保护

输入不受损坏，由于高静电压

年龄或电场;然而，建议

正常的预防措施，以避免

施加任何电压的比马克西更高

妈妈的额定电压，以这种高阻抗

电路。

该内存的BiCMOS电路已

专为满足DC与AC规范

表中所示，热平衡后

已经建立。

此装置包含电路，该电路将保证

所述输出设备是在高Z在加电时。

TSTG

- 55至+ 125

°C

注：如果绝对最大额定值可能会造成永久性损坏设备

超标。功能操作应仅限于推荐能操作

阿婷条件。暴露于高于推荐电压

长时间可能会影响器件的可靠性。

摩托罗拉快速SRAM

MCM67C618A

DC操作条件和特点

（ VCC = 5.0 V

5 ％， TA = 0 + 70 ° C，除非另有说明）

推荐工作条件

（电压参考VSS = 0 V）

参数

电源电压（工作电压范围）

输入高电压

输入低电压

符号

VCC

VIH

VIL

民

4.75

2.2

– 0.5*

最大

5.25

VCC + 0.3 **

0.8

单位

* VIL （分钟） = - 0.5 V直流; VIL （分） = - 2.0 V AC（脉冲宽度

≤

20纳秒）为我

≤

20.0毫安。

** VIH （最大值） = VCC + 0.3 V直流; VIH （最大值） = VCC + 2.0 V AC（脉冲宽度

≤

20纳秒）为我

≤

20.0毫安。

DC特性

参数

输入漏电流（所有输入， VIN = 0至VCC ）

输出漏电流（G = VIH ）

交流电源电流（G = VIH ， E = VIL ， IOUT = 0毫安，所有输入= VIL或VIH ，

VIL = 0.0 V和VIH

≥

3.0 V，周期时间

≥

tKHKH分钟）

AC待机电流（E = VIH ， IOUT = 0毫安，所有输入= VIL和VIH ，

VIL = 0.0 V和VIH

≥

3.0 V，周期时间

≥

tKHKH分钟）

输出低电压（ IOL = + 8.0毫安）

输出高电压（ IOH = - 4.0毫安）

符号

ILKG （I）的

ILKG （ O）

ICCA5

ICCA7

ISB1

VOL

民

—

最大

1.0

310

290

0.4

单位

VOH

2.4

3.3

注：当地的电源良好的去耦要经常使用。直流特性都保证了所有可能的i486和Pentium

总线周期。

电容

（ F = 1.0兆赫，DV = 3.0 V， TA = 25 ° C，而定期取样超过100％测试）

参数

输入电容（所有引脚除外DQ0 - DQ17 ）

输入/输出电容（ DQ0 - DQ17 ）

符号

CIN

CI / O

典型值

最大

单位

MCM67C618A

摩托罗拉快速SRAM

交流工作条件和特点

（ VCC = 5.0 V

5 ％， TA = 0 + 70 ° C，除非另有说明）

输入定时测量参考电平。。。。。。。。。。。。。。。 1.5 V

输入脉冲电平。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。 0 3.0 V

输入上升/下降时间。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。 3纳秒

输出时序参考电平。。。。。。。。。。。。。。。。。。。。。。。。。。 1.5 V

输出负载。。。。。。。。。。。。。参见图1a除非另有说明

读/写周期时序

（见注1 ， 2 ， 3 ， 4 ）

MCM67C618A–5

参数

周期

时钟存取时间

输出使能到输出有效

钟高输出活跃

钟高输出变化

输出使能输出活跃

输出禁止向Q高阻

时钟高到Q高阻

时钟高电平脉冲宽度

时钟低脉冲宽度

建立时间：

地址

地址状态

DATA IN

写

地址前进

芯片使能

地址

地址状态

DATA IN

写

地址前进

芯片使能

符号

TKHKH

TKHQV

TGLQV

tKHQX1

tKHQX2

TGLQX

TGHQZ

TKHQZ

TKHKL

TKLKH

TAVKH

TADSVKH

TDVKH

TWVKH

TADVVKH

TEVKH

TKHAX

TKHADSX

TKHDX

TKHWX

TKHADVX

TKHEX

民

—

4.5

2.5

最大

—

MCM67C618A–7

民

12.5

—

2.5

最大

—

单位

笔记

保持时间：

0.5

—

0.5

—

注意事项：

1.在建立和保持时间，W （写）指的是一个或两个字节写使能LW和UW 。

2.读周期是由华盛顿大学和LW高或低ADSP的设置中定义和保持时间。写周期是由LW或UW低， ADSP定义

高的建立和保持时间。

3.所有读取和写入周期的时序，从K或引用G.

4， G是不关心的时候UW或LW采样为低电平。

5.最大访问时间，保证了所有可能的i486和Pentium外部总线周期。

6.转换测量

500毫伏的稳态电压与图1B的载荷。这个参数进行采样，而不是100 ％测试。在

任何给定的电压和温度， tKHQZ max小于tKHQZ1分钟为一个给定的设备和从设备到设备。

7.这是一个同步装置。所有的地址必须符合规定的建立和保持时间

所有

每当ADSP或ADSC的上升沿

是低的，并且芯片被选中。所有其他的同步输入必须符合规定的建立和保持时间

所有

k当上升沿

该芯片被使能。芯片使能必须有效，在时钟的器件的每个上升沿时（ ADSP ADSC或低），以保持启用状态。

+5V

RL = 50

产量

Z0 = 50

VL = 1.5 V

产量

255

5 pF的

480

(a)

(b)

图1.测试负载

摩托罗拉快速SRAM

MCM67C618A