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摩托罗拉

半导体技术资料

订购此文件

通过MCM63P531 / D

超前信息

MCM63P531

32K ×32位流水线BurstRAM

同步快速静态RAM

该MCM63P531是1M位同步快速静态RAM设计提供

一个破裂的，高性能的，对于68K系列和PowerPC 二级缓存，

和Pentium 微处理器。它是作为每32位32K字，

制作采用高性能硅栅CMOS技术。该装置

集成的输入寄存器，输出寄存器，一个2比特的地址计数器，和高

高速SRAM在一个单片电路，减少零件在高速缓存中数

数据RAM的应用程序。同步设计允许与精确的周期控制

使用外部时钟（ K）的。 CMOS电路，降低了整体的功耗

化的集成功能提供更高的可靠性。

地址（ SA），数据输入（ DQX ），并且除了输出烯的所有控制信号

能（ G）和线性突发顺序（

LBO

）是时钟（K ），通过正性控制

边沿触发的同相寄存器。

连发可以与任何ADSP ADSC或输入引脚启动。随后爆

地址可在内部由MCM63P531 （突发序列生成的OP-

erates线性或交错模式依赖于杠杆收购的状态）和受控

由脉冲串地址前进（ ADV）的输入管脚。

写周期是内部自定时的通过的上升沿发起

时钟（ K）的输入。这个特性消除了复杂的片写脉冲的产生

并且提供了用于输入信号增加的定时的灵活性。

同步字节写（ SBX ），全球同步写（ SGW ），和同步的

理性写使能SW提供给允许写入任何单个字节或

所有字节。的四个字节被指定为“a” ， “b”的， “ c”和“ d”按钮。 SBa型控制

DQA ， SBB控制DQB等各个字节写入，如果选择字节

写SBX被认定有SW 。所有字节写入如果任SGW断言

或者，如果所有的SBX和SW断言。

对于读周期，流水线SRAM的输出数据暂时由一个存储

边沿触发的输出寄存器，然后被释放到输出缓冲器，在下一

时钟的上升沿（ K）。

该MCM63P531工作在3.3 V电源供电，所有输入和输出

是LVTTL兼容。

MCM63P531-4.5 = 4.5 ns访问/ 10ns的周期

MCM63P531-7 = 7 ns访问/ 13.3 ns的周期

MCM63P531-8 = 8 ns访问/ 15 ns的周期

MCM63P531-9 = 9 ns访问/ 16.6 ns的周期

采用3.3 V单+ 10 ％， - 5 ％电源

ADSP ， ADSC和ADV突发控制引脚

可选的突发排序顺序（线性/交织）

内部自定时写周期

字节写和全局写控制

休眠模式（ ZZ ）

英特尔PBSRAM 2.0标准

单周期取消时序

100引脚TQFP封装

BurstRAM是摩托罗拉公司的一个商标。

PowerPC是IBM公司的商标。

Pentium是英特尔公司的商标。

本文件包含的新产品信息。摩托罗拉保留不另行通知变更或终止本产品的权利。

TQ包装

TQFP

CASE 983A -01

6/21/96

摩托罗拉公司1996年

摩托罗拉快速SRAM

MCM63P531

1

功能框图

LBO

ADV

K

ADSC

ADSP

K2

BURST

计数器

CLR

2

15

32K ×32阵列

SA

SA1

SA0

地址

注册

15

13

SGW

SW

写

注册

a

32

SBA

SBB

写

注册

b

4

写

注册

c

DATA- IN

注册

K

DATA -OUT

注册

SBC

写

注册

d

SBD

K2

K

SE1

SE2

SE3

G

启用

注册

启用

注册

DQA - DQD

MCM63P531

2

摩托罗拉快速SRAM

引脚分配

SA

SE1

SE2

SBD

SBC

SBB

SBA

SE3

VDD

VSS

K

SGW

SW

G

ADSC

ADSP

ADV

SA

NC

DQC

VDD

VSS

DQC

VSS

VDD

DQC

NC

VDD

NC

VSS

DQD

VDD

VSS

DQD

VSS

VDD

DQD

NC

100 99 98 97 96 95 94 93 92 91 90 89 88 87 86 85 84 83 82

1

2

3

4

5

6

7

8

9

10

11

12

13

14

15

16

17

18

19

20

21

22

23

24

25

26

27

28

29

30

31 32 33 34 35 36 37 38 39 40 41 42 43 44 45 46 47 48 49

LBO

SA

SA1

SA0

NC

VSS

VDD

NC

SA

81

80

79

78

77

76

75

74

73

72

71

70

69

68

67

66

65

64

63

62

61

60

59

58

57

56

55

54

53

52

51

50

NC

DQB

VDD

VSS

DQB

VSS

VDD

DQB

VSS

NC

VDD

ZZ

DQA

VDD

VSS

DQA

VSS

VDD

DQA

NC

SA

NC

摩托罗拉快速SRAM

MCM63P531

3

引脚说明

引脚位置

85

84

符号

ADSC

ADSP

TYPE

输入

描述

同步地址状态控制器：开始读，写，或

芯片取消循环。

同步地址状态处理器：启动读，写，或

芯片取消周期（例外 - 取消选择芯片时不会发生

ADSP断言和SE1高）。

同步推进地址：地址递增计数

根据选择的计数器类型（线性/交织）。

同步数据的I / O ： “ x”指的字节被读取或写入

（字节A，B ， C，D ）。

83

(a) 52, 53, 56, 57, 58, 59, 62, 63

(b) 68, 69, 72, 73, 74, 75, 78, 79

(c) 2, 3, 6, 7, 8, 9, 12, 13

(d) 18, 19, 22, 23, 24, 25, 28, 29

86

ADV

DQX

输入

I / O

G

输入

异步输出使能输入：

低 - 使输出缓冲器（ DQX引脚）。

高 - DQX引脚为高阻抗。

时钟：这个信号寄存器的地址，数据和所有的控制信号

除G， LBO和ZZ 。

线性突发顺序输入：此引脚必须保持在稳定状态（这

讯号未注册或锁定）。它必须连接到高电平或低电平。

低 - 线性突发计数器（ 68K / PowerPC等）。

高 - 交错突发计数器（ 486 / 1960 /奔腾）。

同步地址输入：这些输入注册和必备

满足建立和保持时间。

同步地址输入：这些引脚必须连接到两个

地址总线进行适当突发操作的位。这些输入

注册和必须满足建立和保持时间。

同步字节写输入： “X”指的是被写入的字节（字节

A，B ， C，D ）。 SGW覆盖SBX 。

同步芯片使能：低电平有效使能芯片。

否定高块ADSP或当ADSC置位取消选择的芯片。

同步芯片使能：高有效的深度扩展。

同步芯片使能：低电平有效的深度扩展。

全球同步写：此信号写入的字节都不管

在SBX和SW信号的状态。如果只有一个字节的写信号SBX是

在使用时，将该引脚为高电平。

同步写：该信号只写那些已经字节

使用字节写SBX引脚选择。如果只有一个字节的写信号SBX

正在使用，配合该引脚为低电平。

睡眠模式：此高电平有效的异步信号放置到RAM

最低功耗模式。在ZZ引脚禁用RAM的内部时钟

时，放置在该模式。当ZZ被取消时， RAM保持在

低功耗模式，直到被命令来读取或写入。数据

的完整性得以维持，在返回到正常操作。

电源： 3.3 V + 10 ％， - 5 ％。

地面上。

无连接：有芯片的连接。

89

31

K

LBO

输入

32, 33, 34, 35, 44, 45, 46,

47, 48, 81, 82, 99, 100

36, 37

SA

SA1,SA0

输入

93, 94, 95, 96

（一）（二）（三）（四）

98

97

92

88

SBX

SE1

SE2

SE3

SGW

输入

87

SW

输入

64

ZZ

输入

4, 11, 15, 20, 27, 41, 54,

61, 65, 70, 77, 91

5, 10, 17, 21, 26, 40, 55,

60, 67, 71, 76, 90

1, 14, 16, 30, 38, 39, 42, 43, 49,

50, 51, 66, 80

VDD

VSS

NC

供应

—

MCM63P531

4

摩托罗拉快速SRAM

真值表

（见注1至5）

下一个周期

DESELECT

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地址

二手

无

外

当前

外

当前

SE1

1

0

X

0

X

1

X

1

0

X

1

X

1

SE2

X

0

X

0

1

X

1

X

SE3

X

1

X

1

X

0

X

0

X

ADSP

X

0

1

0

1

X

1

X

1

X

1

X

ADSC

0

X

0

X

0

1

0

1

ADV

X

0

1

X

0

1

G3

X

1

0

1

0

1

0

1

0

X

DQX

高-Z

DQ

高-Z

DQ

高-Z

DQ

高-Z

DQ

高-Z

写2,4

X

读

写

注：1，X =无关。 1 =逻辑高电平。 0 =逻辑低。

2.写被定义为1）任何SBX和SW低或2）的SGW低。

3. G是一个异步信号而不是由时钟K.G。驱动总线立即（ tGLQX ）以下G变低采样。

4.按照读周期是写入周期，G之前，必须写周期的开始被否定，以确保正确的写数据准备时间。

G也可以必须保持在完成写周期，以确保正确的写数据保持时间的否定。

5.本读假设RAM以前取消。

异步真值表

手术

读

写

取消

睡觉

ZZ

L

H

G

L

H

X

I / O状态

数据输出（ DQX ）

高-Z

线性突发地址表

（ LBO = VSS ）

第一个地址（外部）

X . . . X00

X . . . X01

X . . . X10

X . . . X11

第二个地址（内部）

X . . . X01

X . . . X10

X . . . X11

X . . . X00

3地址（内部）

X . . . X10

X . . . X11

X . . . X00

X . . . X01

第四地址（内部）

X . . . X11

X . . . X00

X . . . X01

X . . . X10

交错突发地址表

（ LBO = VDD ）

第一个地址（外部）

X . . . X00

X . . . X01

X . . . X10

X . . . X11

第二个地址（内部）

X . . . X01

X . . . X00

X . . . X11

X . . . X10

3地址（内部）

X . . . X10

X . . . X11

X . . . X00

X . . . X01

第四地址（内部）

X . . . X11

X . . . X10

X . . . X01

X . . . X00

摩托罗拉快速SRAM

MCM63P531

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