信号和连接
2信号和连接
表3列出并描述了被分配到封装引脚的i.MX处理器的信号。该信号是
通过它们连接到内部模块进行分组。
表3. MC9328MXS信号说明
信号名称
功能/注意事项
外部总线/片选（ EIM ）
A[24:0]
D[31:0]
EB0
EB1
EB2
EB3
OE
CS [5：0 ]
欧洲央行
LBA
BCLK （突发时钟）
RW
DTACK
地址总线信号
数据总线信号
MSB字节频闪低电平有效的外部使能控制D [ 31:24]字节信号。
字节频闪低电平有效的外部使能控制D [ 23:16]字节信号。
字节频闪低电平有效的外部使能控制字节信号[15 ： 8 ] 。
LSB字节频闪低电平有效的外部使能控制字节信号[ 7 ： 0 ] 。
存储器输出使能，低电平有效输出使外部数据总线。
[ 3：2 ]被复用CSD [ 1：0]和由所选的CS的芯片选择，片选信号
功能复用控制寄存器（ FMCR ） 。默认CSD [1：0 ]被选择。
由闪存设备发送到EIM每当闪存设备必须终止一个低电平有效输入信号
持续的脉冲串序列，并启动一个新的（长第一接入）脉冲串序列。
低电平信号由闪存设备发送导致外部突发设备锁存开始破灭
地址。
在突发模式发送到外部同步存储器（如爆闪）时钟信号。
RW信号指示外部访问是否是读（高）或写（低）周期。作为WE
输入信号通过外部DRAM 。
DTACK
信号的外部输入数据的确认信号。当使用外部的DTACK信号
作为数据的确认信号，总线超时监控产生一个总线错误时，总线周期
不受外部DTACK信号终止后1022时钟计数已经过去了。
引导
BOOT [3：0 ]
系统启动模式选择，在该系统中的i.MX处理器的业务系统引导模式
复位是由这些引脚的设置决定。
SDRAM控制器
SDBA [4 ：0]的
SDIBA [3 ：0]的
MA [ 11:10 ]
MA [10 ：0]
DQM [3 ：0]的
CSD0
CSD1
复用地址SDRAM非交错模式的银行地址信号A [ 15:11 ] 。这些
信号在逻辑上等同于SDRAM周期的核心地址p_addr [ 25:21 ] 。
SDRAM的交错处理复用地址模式的银行地址信号A [ 19:16 ] 。这些
信号在逻辑上等同于核心地址p_addr [12 ： 9 ]在SDRAM周期。
SDRAM地址信号
SDRAM地址信号，这些信号复用地址信号A [ 10 ： 1 ] 。 MA [10 ：0]被选择
在SDRAM周期。
SDRAM数据使能
SDRAM的片选信号被复用的信号CS2 。这两个信号都
可选择通过编程系统控制寄存器。
SDRAM的片选信号被复用CS3的信号。这两个信号都通过可选的
编程系统控制寄存器。默认情况下， CSD1被选择，所以它可以用作引导
芯片选择，通过适当配置的BOOT [3：0 ]输入引脚。
SDRAM行地址选择信号
RAS
MC9328MXS超前信息，牧师0
飞思卡尔半导体公司
5
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